src/ti/linalg/platforms/evm6678/Platform.xdc

   1 /*
   2  * Copyright (c) 2012-2015, Texas Instruments Incorporated
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  *
   9  * *  Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  *
  12  * *  Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the distribution.
  15  *
  16  * *  Neither the name of Texas Instruments Incorporated nor the names of
  17  *    its contributors may be used to endorse or promote products derived
  18  *    from this software without specific prior written permission.
  19  *
  20  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  22  * THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  23  * PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  24  * CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  25  * EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  26  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS;
  27  * OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  28  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR
  29  * OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,
  30  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  31  */
  32
  33 /*
  34  * Description of Memory Regions used by the OMP runtime
  35  *
  36  * L2SRAM               Local Level 2 (64K of L2 configured as SRAM)
  37  * MSMCSRAM             Shared Level 2 internal (MCMC configured as level 2
  38  *                      memory, cached in L1)
  39  * MSMCSRAM_NOCACHE     Shared Level 1 internal (MSMC configured as level 1
  40  *                      memory i.e. it is not cached)
  41  */
  42 metaonly module Platform inherits xdc.platform.IPlatform {
  43
  44     config ti.platforms.generic.Platform.Instance CPU =
  45         ti.platforms.generic.Platform.create("CPU", {
  46             clockRate:      1000,
  47             catalogName:    "ti.catalog.c6000",
  48             deviceName:     "TMS320C6678",
  49             customMemoryMap: [
  50                 ["L2SRAM",
  51                                 {name: "L2SRAM",  base: 0x00800000,
  52                                 len: 0x00060000, access: "RW"}],
  53                 ["OMP_MSMC_NC_VIRT",
  54                                 {name: "OMP_MSMC_NC_VIRT", base: 0xA0000000,
  55                                 len: 0x00020000, access: "RW"}],
  56                 ["OMP_MSMC_NC_PHY",
  57                                {name: "OMP_MSMC_NC_PHY", base: 0x0C000000,
  58                                 len: 0x00020000, access: "RW"}],
  59                 ["MSMCSRAM",
  60                                 {name: "MSMCSRAM", base: 0x0C020000,
  61                                 len: 0x003E0000, access: "RWX"}],
  62                 ["DDR3",
  63                                 {name: "DDR3", base: 0x80000000,
  64                                 len: 0x20000000, access: "RWX"}], /* C6678 EVM has only 512 MB DDR3 */
  65             ],
  66             l2Mode:"128k",
  67             l1PMode:"32k",
  68             l1DMode:"32k",
  69     });
  70
  71 instance :
  72
  73     override config string codeMemory  = "MSMCSRAM";
  74     override config string dataMemory  = "DDR3";
  75     override config string stackMemory = "L2SRAM";
  76
  77 }