a90f9222ca1e8ad94e43b0899c778f73b982571b
[glsdk/glsdk-u-boot.git] / arch / arm / cpu / armv7 / omap5 / clocks.c
1 /*
2  *
3  * Clock initialization for OMAP5
4  *
5  * (C) Copyright 2010
6  * Texas Instruments, <www.ti.com>
7  *
8  * Aneesh V <aneesh@ti.com>
9  * Sricharan R <r.sricharan@ti.com>
10  *
11  * Based on previous work by:
12  *      Santosh Shilimkar <santosh.shilimkar@ti.com>
13  *      Rajendra Nayak <rnayak@ti.com>
14  *
15  * See file CREDITS for list of people who contributed to this
16  * project.
17  *
18  * This program is free software; you can redistribute it and/or
19  * modify it under the terms of the GNU General Public License as
20  * published by the Free Software Foundation; either version 2 of
21  * the License, or (at your option) any later version.
22  *
23  * This program is distributed in the hope that it will be useful,
24  * but WITHOUT ANY WARRANTY; without even the implied warranty of
25  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
26  * GNU General Public License for more details.
27  *
28  * You should have received a copy of the GNU General Public License
29  * along with this program; if not, write to the Free Software
30  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
31  * MA 02111-1307 USA
32  */
33 #include <common.h>
34 #include <asm/omap_common.h>
35 #include <asm/arch/clocks.h>
36 #include <asm/arch/sys_proto.h>
37 #include <asm/utils.h>
38 #include <asm/omap_gpio.h>
39 #include <asm/emif.h>
41 #ifndef CONFIG_SPL_BUILD
42 /*
43  * printing to console doesn't work unless
44  * this code is executed from SPL
45  */
46 #define printf(fmt, args...)
47 #define puts(s)
48 #endif
50 const u32 sys_clk_array[8] = {
51         12000000,              /* 12 MHz */
52         0,                     /* NA */
53         16800000,              /* 16.8 MHz */
54         19200000,              /* 19.2 MHz */
55         26000000,              /* 26 MHz */
56         0,                     /* NA */
57         38400000,              /* 38.4 MHz */
58 };
60 static const struct dpll_params mpu_dpll_params_1_5ghz[NUM_SYS_CLKS] = {
61         {125, 0, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
62         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
63         {625, 6, 1, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
64         {625, 7, 1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
65         {750, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
66         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
67         {625, 15, 1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
68 };
70 static const struct dpll_params mpu_dpll_params_2ghz[NUM_SYS_CLKS] = {
71         {500, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
72         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
73         {2024, 16, 1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
74         {625, 5, 1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
75         {1000, 12, 1, -1, -1, -1, -1, -1, -1, -1},      /* 26 MHz   */
76         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
77         {625, 11, 1, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
78 };
80 static const struct dpll_params mpu_dpll_params_1100mhz[NUM_SYS_CLKS] = {
81         {275, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
82         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
83         {1375, 20, 1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
84         {1375, 23, 1, -1, -1, -1, -1, -1, -1, -1},      /* 19.2 MHz */
85         {550, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
86         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
87         {1375, 47, 1, -1, -1, -1, -1, -1, -1, -1}       /* 38.4 MHz */
88 };
90 static const struct dpll_params mpu_dpll_params_800mhz[NUM_SYS_CLKS] = {
91         {200, 2, 1, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
92         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
93         {1000, 20, 1, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
94         {375, 8, 1, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
95         {400, 12, 1, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
96         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
97         {375, 17, 1, -1, -1, -1, -1, -1, -1, -1}                /* 38.4 MHz */
98 };
100 static const struct dpll_params mpu_dpll_params_400mhz[NUM_SYS_CLKS] = {
101         {200, 2, 2, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
102         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
103         {1000, 20, 2, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
104         {375, 8, 2, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
105         {400, 12, 2, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
106         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
107         {375, 17, 2, -1, -1, -1, -1, -1, -1, -1}                /* 38.4 MHz */
108 };
110 static const struct dpll_params mpu_dpll_params_550mhz[NUM_SYS_CLKS] = {
111         {275, 2, 2, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
112         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
113         {1375, 20, 2, -1, -1, -1, -1, -1, -1, -1},      /* 16.8 MHz */
114         {1375, 23, 2, -1, -1, -1, -1, -1, -1, -1},      /* 19.2 MHz */
115         {550, 12, 2, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
116         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
117         {1375, 47, 2, -1, -1, -1, -1, -1, -1, -1}       /* 38.4 MHz */
118 };
120 static const struct dpll_params
121                         core_dpll_params_2128mhz_ddr532[NUM_SYS_CLKS] = {
122         {266, 2, 2, 5, 8, 4, 62, 5, 5, 7},              /* 12 MHz   */
123         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
124         {570, 8, 2, 5, 8, 4, 62, 5, 5, 7},              /* 16.8 MHz */
125         {665, 11, 2, 5, 8, 4, 62, 5, 5, 7},             /* 19.2 MHz */
126         {532, 12, 2, 5, 8, 4, 62, 5, 5, 7},             /* 26 MHz   */
127         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
128         {665, 23, 2, 5, 8, 4, 62, 5, 5, 7}              /* 38.4 MHz */
129 };
131 static const struct dpll_params
132                         core_dpll_params_2128mhz_ddr266[NUM_SYS_CLKS] = {
133         {266, 2, 4, 5, 8, 8, 62, 10, 10, 14},           /* 12 MHz   */
134         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
135         {570, 8, 4, 5, 8, 8, 62, 10, 10, 14},           /* 16.8 MHz */
136         {665, 11, 4, 5, 8, 8, 62, 10, 10, 14},          /* 19.2 MHz */
137         {532, 12, 4, 8, 8, 8, 62, 10, 10, 14},          /* 26 MHz   */
138         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
139         {665, 23, 4, 8, 8, 8, 62, 10, 10, 14}           /* 38.4 MHz */
140 };
142 static const struct dpll_params per_dpll_params_768mhz[NUM_SYS_CLKS] = {
143         {32, 0, 4, 3, 6, 4, -1, 2, -1, -1},             /* 12 MHz   */
144         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
145         {160, 6, 4, 3, 6, 4, -1, 2, -1, -1},            /* 16.8 MHz */
146         {20, 0, 4, 3, 6, 4, -1, 2, -1, -1},             /* 19.2 MHz */
147         {192, 12, 4, 3, 6, 4, -1, 2, -1, -1},           /* 26 MHz   */
148         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
149         {10, 0, 4, 3, 6, 4, -1, 2, -1, -1}              /* 38.4 MHz */
150 };
152 static const struct dpll_params iva_dpll_params_2330mhz[NUM_SYS_CLKS] = {
153         {1165, 11, -1, -1, 5, 6, -1, -1, -1, -1},       /* 12 MHz   */
154         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
155         {2011, 28, -1, -1, 5, 6, -1, -1, -1, -1},       /* 16.8 MHz */
156         {1881, 30, -1, -1, 5, 6, -1, -1, -1, -1},       /* 19.2 MHz */
157         {1165, 25, -1, -1, 5, 6, -1, -1, -1, -1},       /* 26 MHz   */
158         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
159         {1972, 64, -1, -1, 5, 6, -1, -1, -1, -1}        /* 38.4 MHz */
160 };
162 /* ABE M & N values with sys_clk as source */
163 static const struct dpll_params
164                 abe_dpll_params_sysclk_196608khz[NUM_SYS_CLKS] = {
165         {49, 5, 1, -1, -1, -1, -1, -1, -1, -1},         /* 12 MHz   */
166         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
167         {35, 5, 1, 1, -1, -1, -1, -1, -1, -1},          /* 16.8 MHz */
168         {46, 8, 1, 1, -1, -1, -1, -1, -1, -1},          /* 19.2 MHz */
169         {34, 8, 1, 1, -1, -1, -1, -1, -1, -1},          /* 26 MHz   */
170         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
171         {64, 24, 1, 1, -1, -1, -1, -1, -1, -1}          /* 38.4 MHz */
172 };
174 /* ABE M & N values with 32K clock as source */
175 static const struct dpll_params abe_dpll_params_32k_196608khz = {
176         750, 0, 1, 1, -1, -1, -1, -1, -1, -1
177 };
179 static const struct dpll_params usb_dpll_params_1920mhz[NUM_SYS_CLKS] = {
180         {400, 4, 2, -1, -1, -1, -1, -1, -1, -1},        /* 12 MHz   */
181         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 13 MHz   */
182         {400, 6, 2, -1, -1, -1, -1, -1, -1, -1},        /* 16.8 MHz */
183         {400, 7, 2, -1, -1, -1, -1, -1, -1, -1},        /* 19.2 MHz */
184         {480, 12, 2, -1, -1, -1, -1, -1, -1, -1},       /* 26 MHz   */
185         {-1, -1, -1, -1, -1, -1, -1, -1, -1, -1},       /* 27 MHz   */
186         {400, 15, 2, -1, -1, -1, -1, -1, -1, -1}        /* 38.4 MHz */
187 };
189 void setup_post_dividers(u32 const base, const struct dpll_params *params)
191         struct dpll_regs *const dpll_regs = (struct dpll_regs *)base;
193         /* Setup post-dividers */
194         if (params->m2 >= 0)
195                 writel(params->m2, &dpll_regs->cm_div_m2_dpll);
196         if (params->m3 >= 0)
197                 writel(params->m3, &dpll_regs->cm_div_m3_dpll);
198         if (params->h11 >= 0)
199                 writel(params->h11, &dpll_regs->cm_div_h11_dpll);
200         if (params->h12 >= 0)
201                 writel(params->h12, &dpll_regs->cm_div_h12_dpll);
202         if (params->h13 >= 0)
203                 writel(params->h13, &dpll_regs->cm_div_h13_dpll);
204         if (params->h14 >= 0)
205                 writel(params->h14, &dpll_regs->cm_div_h14_dpll);
206         if (params->h22 >= 0)
207                 writel(params->h22, &dpll_regs->cm_div_h22_dpll);
208         if (params->h23 >= 0)
209                 writel(params->h23, &dpll_regs->cm_div_h23_dpll);
212 const struct dpll_params *get_mpu_dpll_params(void)
214         u32 sysclk_ind = get_sys_clk_index();
215         return &mpu_dpll_params_800mhz[sysclk_ind];
218 const struct dpll_params *get_core_dpll_params(void)
220         u32 sysclk_ind = get_sys_clk_index();
222         /* Configuring the DDR to be at 532mhz */
223         return &core_dpll_params_2128mhz_ddr532[sysclk_ind];
226 const struct dpll_params *get_per_dpll_params(void)
228         u32 sysclk_ind = get_sys_clk_index();
229         return &per_dpll_params_768mhz[sysclk_ind];
232 const struct dpll_params *get_iva_dpll_params(void)
234         u32 sysclk_ind = get_sys_clk_index();
235         return &iva_dpll_params_2330mhz[sysclk_ind];
238 const struct dpll_params *get_usb_dpll_params(void)
240         u32 sysclk_ind = get_sys_clk_index();
241         return &usb_dpll_params_1920mhz[sysclk_ind];
244 const struct dpll_params *get_abe_dpll_params(void)
246 #ifdef CONFIG_SYS_OMAP_ABE_SYSCK
247         u32 sysclk_ind = get_sys_clk_index();
248         return &abe_dpll_params_sysclk_196608khz[sysclk_ind];
249 #else
250         return &abe_dpll_params_32k_196608khz;
251 #endif
254 /*
255  * Setup the voltages for vdd_mpu, vdd_core, and vdd_iva
256  * We set the maximum voltages allowed here because Smart-Reflex is not
257  * enabled in bootloader. Voltage initialization in the kernel will set
258  * these to the nominal values after enabling Smart-Reflex
259  */
260 void scale_vcores(void)
262         u32 volt_core, volt_mpu, volt_mm;
264         omap_vc_init(PRM_VC_I2C_CHANNEL_FREQ_KHZ);
266         /* Palmas settings */
267         if (omap_revision() != OMAP5432_ES1_0) {
268                 volt_core = VDD_CORE;
269                 volt_mpu = VDD_MPU;
270                 volt_mm = VDD_MM;
271         } else {
272                 volt_core = VDD_CORE_5432;
273                 volt_mpu = VDD_MPU_5432;
274                 volt_mm = VDD_MM_5432;
275         }
277         do_scale_vcore(SMPS_REG_ADDR_8_CORE, volt_core);
278         do_scale_vcore(SMPS_REG_ADDR_12_MPU, volt_mpu);
279         do_scale_vcore(SMPS_REG_ADDR_45_IVA, volt_mm);
281         if (emif_sdram_type() == EMIF_SDRAM_TYPE_DDR3) {
282                 /* Configure LDO SRAM "magic" bits */
283                 writel(2, (*prcm)->prm_sldo_core_setup);
284                 writel(2, (*prcm)->prm_sldo_mpu_setup);
285                 writel(2, (*prcm)->prm_sldo_mm_setup);
286         }
289 u32 get_offset_code(u32 volt_offset)
291         u32 offset_code, step = 10000; /* 10 mV represented in uV */
293         volt_offset -= PALMAS_SMPS_BASE_VOLT_UV;
295         offset_code = (volt_offset + step - 1) / step;
297         /*
298          * Offset codes 1-6 all give the base voltage in Palmas
299          * Offset code 0 switches OFF the SMPS
300          */
301         return offset_code + 6;
304 /*
305  * Enable essential clock domains, modules and
306  * do some additional special settings needed
307  */
308 void enable_basic_clocks(void)
310         u32 const clk_domains_essential[] = {
311                 (*prcm)->cm_l4per_clkstctrl,
312                 (*prcm)->cm_l3init_clkstctrl,
313                 (*prcm)->cm_memif_clkstctrl,
314                 (*prcm)->cm_l4cfg_clkstctrl,
315                 0
316         };
318         u32 const clk_modules_hw_auto_essential[] = {
319                 (*prcm)->cm_l3_2_gpmc_clkctrl,
320                 (*prcm)->cm_memif_emif_1_clkctrl,
321                 (*prcm)->cm_memif_emif_2_clkctrl,
322                 (*prcm)->cm_l4cfg_l4_cfg_clkctrl,
323                 (*prcm)->cm_wkup_gpio1_clkctrl,
324                 (*prcm)->cm_l4per_gpio2_clkctrl,
325                 (*prcm)->cm_l4per_gpio3_clkctrl,
326                 (*prcm)->cm_l4per_gpio4_clkctrl,
327                 (*prcm)->cm_l4per_gpio5_clkctrl,
328                 (*prcm)->cm_l4per_gpio6_clkctrl,
329                 0
330         };
332         u32 const clk_modules_explicit_en_essential[] = {
333                 (*prcm)->cm_wkup_gptimer1_clkctrl,
334                 (*prcm)->cm_l3init_hsmmc1_clkctrl,
335                 (*prcm)->cm_l3init_hsmmc2_clkctrl,
336                 (*prcm)->cm_l4per_gptimer2_clkctrl,
337                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
338                 (*prcm)->cm_l4per_uart3_clkctrl,
339                 (*prcm)->cm_l4per_i2c1_clkctrl,
340                 0
341         };
343         /* Enable optional additional functional clock for GPIO4 */
344         setbits_le32((*prcm)->cm_l4per_gpio4_clkctrl,
345                         GPIO4_CLKCTRL_OPTFCLKEN_MASK);
347         /* Enable 96 MHz clock for MMC1 & MMC2 */
348         setbits_le32((*prcm)->cm_l3init_hsmmc1_clkctrl,
349                         HSMMC_CLKCTRL_CLKSEL_MASK);
350         setbits_le32((*prcm)->cm_l3init_hsmmc2_clkctrl,
351                         HSMMC_CLKCTRL_CLKSEL_MASK);
353         /* Set the correct clock dividers for mmc */
354         setbits_le32((*prcm)->cm_l3init_hsmmc1_clkctrl,
355                         HSMMC_CLKCTRL_CLKSEL_DIV_MASK);
356         setbits_le32((*prcm)->cm_l3init_hsmmc2_clkctrl,
357                         HSMMC_CLKCTRL_CLKSEL_DIV_MASK);
359         /* Select 32KHz clock as the source of GPTIMER1 */
360         setbits_le32((*prcm)->cm_wkup_gptimer1_clkctrl,
361                         GPTIMER1_CLKCTRL_CLKSEL_MASK);
363         do_enable_clocks(clk_domains_essential,
364                          clk_modules_hw_auto_essential,
365                          clk_modules_explicit_en_essential,
366                          1);
368         /* Select 384Mhz for GPU as its the POR for ES1.0 */
369         setbits_le32((*prcm)->cm_sgx_sgx_clkctrl,
370                         CLKSEL_GPU_HYD_GCLK_MASK);
371         setbits_le32((*prcm)->cm_sgx_sgx_clkctrl,
372                         CLKSEL_GPU_CORE_GCLK_MASK);
374         /* Enable SCRM OPT clocks for PER and CORE dpll */
375         setbits_le32((*prcm)->cm_wkupaon_scrm_clkctrl,
376                         OPTFCLKEN_SCRM_PER_MASK);
377         setbits_le32((*prcm)->cm_wkupaon_scrm_clkctrl,
378                         OPTFCLKEN_SCRM_CORE_MASK);
381 void enable_basic_uboot_clocks(void)
383         u32 const clk_domains_essential[] = {
384                 0
385         };
387         u32 const clk_modules_hw_auto_essential[] = {
388                 0
389         };
391         u32 const clk_modules_explicit_en_essential[] = {
392                 (*prcm)->cm_l4per_mcspi1_clkctrl,
393                 (*prcm)->cm_l4per_i2c2_clkctrl,
394                 (*prcm)->cm_l4per_i2c3_clkctrl,
395                 (*prcm)->cm_l4per_i2c4_clkctrl,
396                 (*prcm)->cm_l3init_hsusbtll_clkctrl,
397                 (*prcm)->cm_l3init_hsusbhost_clkctrl,
398                 (*prcm)->cm_l3init_fsusb_clkctrl,
399                 0
400         };
402         do_enable_clocks(clk_domains_essential,
403                          clk_modules_hw_auto_essential,
404                          clk_modules_explicit_en_essential,
405                          1);
408 /*
409  * Enable non-essential clock domains, modules and
410  * do some additional special settings needed
411  */
412 void enable_non_essential_clocks(void)
414         u32 const clk_domains_non_essential[] = {
415                 (*prcm)->cm_mpu_m3_clkstctrl,
416                 (*prcm)->cm_ivahd_clkstctrl,
417                 (*prcm)->cm_dsp_clkstctrl,
418                 (*prcm)->cm_dss_clkstctrl,
419                 (*prcm)->cm_sgx_clkstctrl,
420                 (*prcm)->cm1_abe_clkstctrl,
421                 (*prcm)->cm_c2c_clkstctrl,
422                 (*prcm)->cm_cam_clkstctrl,
423                 (*prcm)->cm_dss_clkstctrl,
424                 (*prcm)->cm_sdma_clkstctrl,
425                 0
426         };
428         u32 const clk_modules_hw_auto_non_essential[] = {
429                 (*prcm)->cm_mpu_m3_mpu_m3_clkctrl,
430                 (*prcm)->cm_ivahd_ivahd_clkctrl,
431                 (*prcm)->cm_ivahd_sl2_clkctrl,
432                 (*prcm)->cm_dsp_dsp_clkctrl,
433                 (*prcm)->cm_l3instr_l3_3_clkctrl,
434                 (*prcm)->cm_l3instr_l3_instr_clkctrl,
435                 (*prcm)->cm_l3instr_intrconn_wp1_clkctrl,
436                 (*prcm)->cm_l3init_hsi_clkctrl,
437                 (*prcm)->cm_l4per_hdq1w_clkctrl,
438                 0
439         };
441         u32 const clk_modules_explicit_en_non_essential[] = {
442                 (*prcm)->cm1_abe_aess_clkctrl,
443                 (*prcm)->cm1_abe_pdm_clkctrl,
444                 (*prcm)->cm1_abe_dmic_clkctrl,
445                 (*prcm)->cm1_abe_mcasp_clkctrl,
446                 (*prcm)->cm1_abe_mcbsp1_clkctrl,
447                 (*prcm)->cm1_abe_mcbsp2_clkctrl,
448                 (*prcm)->cm1_abe_mcbsp3_clkctrl,
449                 (*prcm)->cm1_abe_slimbus_clkctrl,
450                 (*prcm)->cm1_abe_timer5_clkctrl,
451                 (*prcm)->cm1_abe_timer6_clkctrl,
452                 (*prcm)->cm1_abe_timer7_clkctrl,
453                 (*prcm)->cm1_abe_timer8_clkctrl,
454                 (*prcm)->cm1_abe_wdt3_clkctrl,
455                 (*prcm)->cm_l4per_gptimer9_clkctrl,
456                 (*prcm)->cm_l4per_gptimer10_clkctrl,
457                 (*prcm)->cm_l4per_gptimer11_clkctrl,
458                 (*prcm)->cm_l4per_gptimer3_clkctrl,
459                 (*prcm)->cm_l4per_gptimer4_clkctrl,
460                 (*prcm)->cm_l4per_mcspi2_clkctrl,
461                 (*prcm)->cm_l4per_mcspi3_clkctrl,
462                 (*prcm)->cm_l4per_mcspi4_clkctrl,
463                 (*prcm)->cm_l4per_mmcsd3_clkctrl,
464                 (*prcm)->cm_l4per_mmcsd4_clkctrl,
465                 (*prcm)->cm_l4per_mmcsd5_clkctrl,
466                 (*prcm)->cm_l4per_uart1_clkctrl,
467                 (*prcm)->cm_l4per_uart2_clkctrl,
468                 (*prcm)->cm_l4per_uart4_clkctrl,
469                 (*prcm)->cm_wkup_keyboard_clkctrl,
470                 (*prcm)->cm_wkup_wdtimer2_clkctrl,
471                 (*prcm)->cm_cam_iss_clkctrl,
472                 (*prcm)->cm_cam_fdif_clkctrl,
473                 (*prcm)->cm_dss_dss_clkctrl,
474                 (*prcm)->cm_sgx_sgx_clkctrl,
475                 0
476         };
478         /* Enable optional functional clock for ISS */
479         setbits_le32((*prcm)->cm_cam_iss_clkctrl, ISS_CLKCTRL_OPTFCLKEN_MASK);
481         /* Enable all optional functional clocks of DSS */
482         setbits_le32((*prcm)->cm_dss_dss_clkctrl, DSS_CLKCTRL_OPTFCLKEN_MASK);
484         do_enable_clocks(clk_domains_non_essential,
485                          clk_modules_hw_auto_non_essential,
486                          clk_modules_explicit_en_non_essential,
487                          0);
489         /* Put camera module in no sleep mode */
490         clrsetbits_le32((*prcm)->cm_cam_clkstctrl,
491                         MODULE_CLKCTRL_MODULEMODE_MASK,
492                         CD_CLKCTRL_CLKTRCTRL_NO_SLEEP <<
493                         MODULE_CLKCTRL_MODULEMODE_SHIFT);