d2c493011d1680b4f9bc9d65675492fab698f3c9
[glsdk/glsdk-u-boot.git] / arch / arm / include / asm / arch-omap5 / omap.h
1 /*
2  * (C) Copyright 2010
3  * Texas Instruments, <www.ti.com>
4  *
5  * Authors:
6  *      Aneesh V <aneesh@ti.com>
7  *      Sricharan R <r.sricharan@ti.com>
8  *
9  * See file CREDITS for list of people who contributed to this
10  * project.
11  *
12  * This program is free software; you can redistribute it and/or
13  * modify it under the terms of the GNU General Public License as
14  * published by the Free Software Foundation; either version 2 of
15  * the License, or (at your option) any later version.
16  *
17  * This program is distributed in the hope that it will be useful,
18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
20  * GNU General Public License for more details.
21  *
22  * You should have received a copy of the GNU General Public License
23  * along with this program; if not, write to the Free Software
24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
25  * MA 02111-1307 USA
26  */
28 #ifndef _OMAP5_H_
29 #define _OMAP5_H_
31 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
32 #include <asm/types.h>
33 #endif /* !(__KERNEL_STRICT_NAMES || __ASSEMBLY__) */
35 /*
36  * L4 Peripherals - L4 Wakeup and L4 Core now
37  */
38 #define OMAP54XX_L4_CORE_BASE   0x4A000000
39 #define OMAP54XX_L4_WKUP_BASE   0x4Ae00000
40 #define OMAP54XX_L4_PER_BASE    0x48000000
42 #define OMAP54XX_DRAM_ADDR_SPACE_START  0x80000000
43 #define OMAP54XX_DRAM_ADDR_SPACE_END    0xFFFFFFFF
44 #define DRAM_ADDR_SPACE_START   OMAP54XX_DRAM_ADDR_SPACE_START
45 #define DRAM_ADDR_SPACE_END     OMAP54XX_DRAM_ADDR_SPACE_END
47 /* To be verified */
48 #define OMAP5430_CONTROL_ID_CODE_ES1_0          0x0B94202F
49 #define OMAP5430_CONTROL_ID_CODE_ES2_0          0x1B94202F
50 #define OMAP5432_CONTROL_ID_CODE_ES1_0          0x0B99802F
51 #define OMAP5432_CONTROL_ID_CODE_ES2_0          0x1B99802F
52 #define DRA752_CONTROL_ID_CODE_ES1_0            0x0B99002F
54 /* UART */
55 #define UART1_BASE              (OMAP54XX_L4_PER_BASE + 0x6a000)
56 #define UART2_BASE              (OMAP54XX_L4_PER_BASE + 0x6c000)
57 #define UART3_BASE              (OMAP54XX_L4_PER_BASE + 0x20000)
59 /* General Purpose Timers */
60 #define GPT1_BASE               (OMAP54XX_L4_WKUP_BASE + 0x18000)
61 #define GPT2_BASE               (OMAP54XX_L4_PER_BASE  + 0x32000)
62 #define GPT3_BASE               (OMAP54XX_L4_PER_BASE  + 0x34000)
64 /* Watchdog Timer2 - MPU watchdog */
65 #define WDT2_BASE               (OMAP54XX_L4_WKUP_BASE + 0x14000)
67 /* GPMC */
68 #define OMAP54XX_GPMC_BASE      0x50000000
70 /* QSPI */
71 #define QSPI_BASE               0x4B300000
73 /*
74  * Hardware Register Details
75  */
77 /* Watchdog Timer */
78 #define WD_UNLOCK1              0xAAAA
79 #define WD_UNLOCK2              0x5555
81 /* GP Timer */
82 #define TCLR_ST                 (0x1 << 0)
83 #define TCLR_AR                 (0x1 << 1)
84 #define TCLR_PRE                (0x1 << 5)
86 /* Control Module */
87 #define LDOSRAM_ACTMODE_VSET_IN_MASK    (0x1F << 5)
88 #define LDOSRAM_VOLT_CTRL_OVERRIDE      0x0401040f
89 #define CONTROL_EFUSE_1_OVERRIDE        0x1C4D0110
90 #define CONTROL_EFUSE_2_OVERRIDE        0x00084000
92 /* LPDDR2 IO regs */
93 #define CONTROL_LPDDR2IO_SLEW_125PS_DRV8_PULL_DOWN      0x1C1C1C1C
94 #define CONTROL_LPDDR2IO_SLEW_325PS_DRV8_GATE_KEEPER    0x9E9E9E9E
95 #define CONTROL_LPDDR2IO_SLEW_315PS_DRV12_PULL_DOWN     0x7C7C7C7C
96 #define LPDDR2IO_GR10_WD_MASK                           (3 << 17)
97 #define CONTROL_LPDDR2IO_3_VAL          0xA0888C00
99 /* CONTROL_EFUSE_2 */
100 #define CONTROL_EFUSE_2_NMOS_PMOS_PTV_CODE_1            0x00ffc000
102 #define SDCARD_BIAS_PWRDNZ                              (1 << 27)
103 #define SDCARD_PWRDNZ                                   (1 << 26)
104 #define SDCARD_BIAS_HIZ_MODE                            (1 << 25)
105 #define SDCARD_BIAS_PWRDNZ2                             (1 << 22)
106 #define SDCARD_PBIASLITE_VMODE                          (1 << 21)
108 #ifndef __ASSEMBLY__
110 struct s32ktimer {
111         unsigned char res[0x10];
112         unsigned int s32k_cr;   /* 0x10 */
113 };
115 #define DEVICE_TYPE_SHIFT 0x6
116 #define DEVICE_TYPE_MASK (0x7 << DEVICE_TYPE_SHIFT)
117 #define DEVICE_GP 0x3
119 /* Output impedance control */
120 #define ds_120_ohm      0x0
121 #define ds_60_ohm       0x1
122 #define ds_45_ohm       0x2
123 #define ds_30_ohm       0x3
124 #define ds_mask         0x3
126 /* Slew rate control */
127 #define sc_slow         0x0
128 #define sc_medium       0x1
129 #define sc_fast         0x2
130 #define sc_na           0x3
131 #define sc_mask         0x3
133 /* Target capacitance control */
134 #define lb_5_12_pf      0x0
135 #define lb_12_25_pf     0x1
136 #define lb_25_50_pf     0x2
137 #define lb_50_80_pf     0x3
138 #define lb_mask         0x3
140 #define usb_i_mask      0x7
142 #define DDR_IO_I_34OHM_SR_FASTEST_WD_DQ_NO_PULL_DQS_PULL_DOWN   0x80828082
143 #define DDR_IO_I_34OHM_SR_FASTEST_WD_CK_CKE_NCS_CA_PULL_DOWN 0x82828200
144 #define DDR_IO_0_DDR2_DQ_INT_EN_ALL_DDR3_CA_DIS_ALL 0x8421
145 #define DDR_IO_1_DQ_OUT_EN_ALL_DQ_INT_EN_ALL 0x8421084
146 #define DDR_IO_2_CA_OUT_EN_ALL_CA_INT_EN_ALL 0x8421000
148 #define DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL     0x7C7C7C6C
149 #define DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL        0x64646464
150 #define DDR_IO_0_VREF_CELLS_DDR3_VALUE                          0xBAE8C631
151 #define DDR_IO_1_VREF_CELLS_DDR3_VALUE                          0xBC6318DC
152 #define DDR_IO_2_VREF_CELLS_DDR3_VALUE                          0x0
154 #define DDR_IO_I_40OHM_SR_SLOWEST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2 0x7C7C7C7C
155 #define DDR_IO_I_40OHM_SR_FAST_WD_DQ_NO_PULL_DQS_NO_PULL_ES2 0x64656465
156 #define DDR_IO_0_VREF_CELLS_DDR3_VALUE_ES2 0xBAE8C631
157 #define DDR_IO_1_VREF_CELLS_DDR3_VALUE_ES2 0xB46318D8
158 #define DDR_IO_2_VREF_CELLS_DDR3_VALUE_ES2 0x84210000
160 #define EFUSE_1 0x45145100
161 #define EFUSE_2 0x45145100
162 #define EFUSE_3 0x45145100
163 #define EFUSE_4 0x45145100
164 #endif /* __ASSEMBLY__ */
166 /* base address for indirect vectors (internal boot mode) */
167 #define SRAM_ROM_VECT_BASE      0x4031F000
169 /* CONTROL_SRCOMP_XXX_SIDE */
170 #define OVERRIDE_XS_SHIFT               30
171 #define OVERRIDE_XS_MASK                (1 << 30)
172 #define SRCODE_READ_XS_SHIFT            12
173 #define SRCODE_READ_XS_MASK             (0xff << 12)
174 #define PWRDWN_XS_SHIFT                 11
175 #define PWRDWN_XS_MASK                  (1 << 11)
176 #define DIVIDE_FACTOR_XS_SHIFT          4
177 #define DIVIDE_FACTOR_XS_MASK           (0x7f << 4)
178 #define MULTIPLY_FACTOR_XS_SHIFT        1
179 #define MULTIPLY_FACTOR_XS_MASK         (0x7 << 1)
180 #define SRCODE_OVERRIDE_SEL_XS_SHIFT    0
181 #define SRCODE_OVERRIDE_SEL_XS_MASK     (1 << 0)
183 #ifndef __ASSEMBLY__
184 struct srcomp_params {
185         s8 divide_factor;
186         s8 multiply_factor;
187 };
189 struct ctrl_ioregs {
190         u32 ctrl_ddrch;
191         u32 ctrl_lpddr2ch;
192         u32 ctrl_ddr3ch;
193         u32 ctrl_ddrio_0;
194         u32 ctrl_ddrio_1;
195         u32 ctrl_ddrio_2;
196         u32 ctrl_emif_sdram_config_ext;
197         u32 ctrl_ddr_ctrl_ext_0;
198 };
199 #endif /* __ASSEMBLY__ */
200 #endif