recipes-bsp/x-load/x-load/0002-OMAP4-Select-DPLL-PER-Clock-as-source-for-SGX-FCLK.patch

   1 From fff093ab92c5dadd646130c38097dc167d2d0e1e Mon Sep 17 00:00:00 2001
   2 From: Rajeev Kulkarni <rajeevk@ti.com>
   3 Date: Tue, 26 Oct 2010 07:34:43 -0500
   4 Subject: [PATCH 2/5] OMAP4: Select DPLL PER Clock as source for SGX FCLK
   5
   6 The correct frequncy for SGX is 307.2 Mhz.. If DPLL_PER
   7 is set 1536 Mhz, There is no need to change dividers, just
   8 parent clock need to change. And DPLL PER is set at 1536.
   9
  10 Signed-off-by: Rajeev Kulkarni <rajeevk@ti.com>
  11 Signed-off-by: Ricardo Salveti de Araujo <ricardo.salveti@canonical.com>
  12 ---
  13  board/omap4430panda/clock.c |    3 +++
  14  1 files changed, 3 insertions(+), 0 deletions(-)
  15
  16 diff --git a/board/omap4430panda/clock.c b/board/omap4430panda/clock.c
  17 index 149fc85..0961f51 100644
  18 --- a/board/omap4430panda/clock.c
  19 +++ b/board/omap4430panda/clock.c
  20 @@ -772,6 +772,9 @@ static void enable_all_clocks(void)
  21                 //wait_on_value(BIT17|BIT16, 0, CM_L3INIT_USBPHY_CLKCTRL, LDELAY);
  22         }
  23
  24 +       /* Select DPLL PER CLOCK as source for SGX FCLK */
  25 +       sr32(CM_SGX_SGX_CLKCTRL, 24, 1, 0x1);
  26 +
  27         /* Enable clocks for USB fast boot to work */
  28         sr32(CM_L3INIT_USBPHY_CLKCTRL, 0, 32, 0x301);
  29         sr32(CM_L3INIT_HSUSBOTG_CLKCTRL, 0, 32, 0x1);
  30 --
  31 1.6.6.1
  32