93b5a7207fae02ccb60d0915b608f7fbd3bef01d
[i3-mote/i3-mote.git] / Basic-Test-Package / MSP432 / Test_MSP432_3wSPI_SlaveIRQ_CC2650_Master / system_msp432p401r.c
1 /*
2  * -------------------------------------------
3  *    MSP432 DriverLib - v3_10_00_09 
4  * -------------------------------------------
5  *
6  * --COPYRIGHT--,BSD,BSD
7  * Copyright (c) 2014, Texas Instruments Incorporated
8  * All rights reserved.
9  *
10  * Redistribution and use in source and binary forms, with or without
11  * modification, are permitted provided that the following conditions
12  * are met:
13  *
14  * *  Redistributions of source code must retain the above copyright
15  *    notice, this list of conditions and the following disclaimer.
16  *
17  * *  Redistributions in binary form must reproduce the above copyright
18  *    notice, this list of conditions and the following disclaimer in the
19  *    documentation and/or other materials provided with the distribution.
20  *
21  * *  Neither the name of Texas Instruments Incorporated nor the names of
22  *    its contributors may be used to endorse or promote products derived
23  *    from this software without specific prior written permission.
24  *
25  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
26  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
27  * THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
28  * PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
29  * CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
30  * EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
31  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS;
32  * OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
33  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR
34  * OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,
35  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
36  * --/COPYRIGHT--*/
37 /**************************************************************************//**
38 * @file     system_msp432p401r.c
39 * @brief    CMSIS Cortex-M4F Device Peripheral Access Layer Source File for
40 *           MSP432P401R
41 * @version  V1.00
42 * @date     20-Oct-2015
43 *
44 * @note     View configuration instructions embedded in comments
45 *
46 ******************************************************************************/
47 //*****************************************************************************
48 //
49 // Copyright (C) 2015 Texas Instruments Incorporated - http://www.ti.com/
50 //
51 // Redistribution and use in source and binary forms, with or without
52 // modification, are permitted provided that the following conditions
53 // are met:
54 //
55 //  Redistributions of source code must retain the above copyright
56 //  notice, this list of conditions and the following disclaimer.
57 //
58 //  Redistributions in binary form must reproduce the above copyright
59 //  notice, this list of conditions and the following disclaimer in the
60 //  documentation and/or other materials provided with the
61 //  distribution.
62 //
63 //  Neither the name of Texas Instruments Incorporated nor the names of
64 //  its contributors may be used to endorse or promote products derived
65 //  from this software without specific prior written permission.
66 //
67 // THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
68 // "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
69 // LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
70 // A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
71 // OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
72 // SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
73 // LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
74 // DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
75 // THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
76 // (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
77 // OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
78 //
79 //*****************************************************************************
81 #include <stdint.h>
83 #include "msp.h"
85 /*--------------------- Configuration Instructions ----------------------------
86    1. If you prefer to halt the Watchdog Timer, set __HALT_WDT to 1:
87    #define __HALT_WDT       1
88    2. Insert your desired CPU frequency in Hz at:
89    #define __SYSTEM_CLOCK   3000000
90    3. If you prefer the DC-DC power regulator (more efficient at higher
91        frequencies), set the __REGULATOR to 1:
92    #define __REGULATOR      1
93  *---------------------------------------------------------------------------*/
95 /*--------------------- Watchdog Timer Configuration ------------------------*/
96 //  Halt the Watchdog Timer
97 //     <0> Do not halt the WDT
98 //     <1> Halt the WDT
99 #define __HALT_WDT         1
101 /*--------------------- CPU Frequency Configuration -------------------------*/
102 //  CPU Frequency
103 //     <1500000> 1.5 MHz
104 //     <3000000> 3 MHz
105 //     <12000000> 12 MHz
106 //     <24000000> 24 MHz
107 //     <48000000> 48 MHz
108 #define  __SYSTEM_CLOCK    1500000
110 /*--------------------- Power Regulator Configuration -----------------------*/
111 //  Power Regulator Mode
112 //     <0> LDO
113 //     <1> DC-DC
114 #define __REGULATOR        1
116 /*----------------------------------------------------------------------------
117    Define clocks, used for SystemCoreClockUpdate()
118  *---------------------------------------------------------------------------*/
119 #define __VLOCLK           10000
120 #define __MODCLK           24000000
121 #define __LFXT             32768
122 #define __HFXT             48000000
124 /*----------------------------------------------------------------------------
125    Clock Variable definitions
126  *---------------------------------------------------------------------------*/
127 uint32_t SystemCoreClock = __SYSTEM_CLOCK;  /*!< System Clock Frequency (Core Clock)*/
129 /**
130  * Update SystemCoreClock variable
131  *
132  * @param  none
133  * @return none
134  *
135  * @brief  Updates the SystemCoreClock with current core Clock
136  *         retrieved from cpu registers.
137  */
138 void SystemCoreClockUpdate(void)
140     uint32_t source, divider;
141     uint8_t dividerValue;
143     float dcoConst;
144     int32_t calVal;
145     uint32_t centeredFreq;
146     int16_t dcoTune;
148     divider = (CS->CTL1 & CS_CTL1_DIVM_MASK) >> CS_CTL1_DIVM_OFS;
149     dividerValue = 1 << divider;
150     source = CS->CTL1 & CS_CTL1_SELM_MASK;
152     switch(source)
153     {
154     case CS_CTL1_SELM__LFXTCLK:
155         if(BITBAND_PERI(CS->IFG, CS_IFG_LFXTIFG_OFS))
156         {
157             // Clear interrupt flag
158             CS->KEY = CS_KEY_VAL;
159             CS->CLRIFG |= CS_CLRIFG_CLR_LFXTIFG;
160             CS->KEY = 1;
162             if(BITBAND_PERI(CS->IFG, CS_IFG_LFXTIFG_OFS))
163             {
164                 if(BITBAND_PERI(CS->CLKEN, CS_CLKEN_REFOFSEL_OFS))
165                 {
166                     SystemCoreClock = (128000 / dividerValue);
167                 }
168                 else
169                 {
170                     SystemCoreClock = (32000 / dividerValue);
171                 }
172             }
173             else
174             {
175                 SystemCoreClock = __LFXT / dividerValue;
176             }
177         }
178         else
179         {
180             SystemCoreClock = __LFXT / dividerValue;
181         }
182         break;
183     case CS_CTL1_SELM__VLOCLK:
184         SystemCoreClock = __VLOCLK / dividerValue;
185         break;
186     case CS_CTL1_SELM__REFOCLK:
187         if (BITBAND_PERI(CS->CLKEN, CS_CLKEN_REFOFSEL_OFS))
188         {
189             SystemCoreClock = (128000 / dividerValue);
190         }
191         else
192         {
193             SystemCoreClock = (32000 / dividerValue);
194         }
195         break;
196     case CS_CTL1_SELM__DCOCLK:
197         dcoTune = (CS->CTL0 & CS_CTL0_DCOTUNE_MASK) >> CS_CTL0_DCOTUNE_OFS;
198     
199         switch(CS->CTL0 & CS_CTL0_DCORSEL_MASK)
200         {
201         case CS_CTL0_DCORSEL_0:
202             centeredFreq = 1500000;
203             break;
204         case CS_CTL0_DCORSEL_1:
205             centeredFreq = 3000000;
206             break;
207         case CS_CTL0_DCORSEL_2:
208             centeredFreq = 6000000;
209             break;
210         case CS_CTL0_DCORSEL_3:
211             centeredFreq = 12000000;
212             break;
213         case CS_CTL0_DCORSEL_4:
214             centeredFreq = 24000000;
215             break;
216         case CS_CTL0_DCORSEL_5:
217             centeredFreq = 48000000;
218             break;
219         }
221         if(dcoTune == 0)
222         {
223             SystemCoreClock = centeredFreq;
224         }
225         else
226         {
228             if(dcoTune & 0x1000)
229             {
230                 dcoTune = dcoTune | 0xF000;
231             }
233             if (BITBAND_PERI(CS->CTL0, CS_CTL0_DCORES_OFS))
234             {
235                 dcoConst = *((float *) &TLV->DCOER_CONSTK_RSEL04);
236                 calVal = TLV->DCOER_FCAL_RSEL04;
237             }
238             /* Internal Resistor */
239             else
240             {
241                 dcoConst = *((float *) &TLV->DCOIR_CONSTK_RSEL04);
242                 calVal = TLV->DCOIR_FCAL_RSEL04;
243             }
245             SystemCoreClock = (uint32_t) ((centeredFreq)
246                                / (1
247                                     - ((dcoConst * dcoTune)
248                                             / (8 * (1 + dcoConst * (768 - calVal))))));
249         }
250         break;
251     case CS_CTL1_SELM__MODOSC:
252         SystemCoreClock = __MODCLK / dividerValue;
253         break;
254     case CS_CTL1_SELM__HFXTCLK:
255         if(BITBAND_PERI(CS->IFG, CS_IFG_HFXTIFG_OFS))
256         {
257             // Clear interrupt flag
258             CS->KEY = CS_KEY_VAL;
259             CS->CLRIFG |= CS_CLRIFG_CLR_HFXTIFG;
260             CS->KEY = 1;
262             if(BITBAND_PERI(CS->IFG, CS_IFG_HFXTIFG_OFS))
263             {
264                 if(BITBAND_PERI(CS->CLKEN, CS_CLKEN_REFOFSEL_OFS))
265                 {
266                     SystemCoreClock = (128000 / dividerValue);
267                 }
268                 else
269                 {
270                     SystemCoreClock = (32000 / dividerValue);
271                 }
272             }
273             else
274             {
275                 SystemCoreClock = __HFXT / dividerValue;
276             }
277         }
278         else
279         {
280             SystemCoreClock = __HFXT / dividerValue;
281         }
282         break;
283     }
286 /**
287  * Initialize the system
288  *
289  * @param  none
290  * @return none
291  *
292  * @brief  Setup the microcontroller system.
293  *
294  * Performs the following initialization steps:
295  *     1. Enables the FPU
296  *     2. Halts the WDT if requested
297  *     3. Enables all SRAM banks
298  *     4. Sets up power regulator and VCORE
299  *     5. Enable Flash wait states if needed
300  *     6. Change MCLK to desired frequency
301  *     7. Enable Flash read buffering
302  */
303 void SystemInit(void)
305     // Enable FPU if used
306     #if (__FPU_USED == 1)                              /* __FPU_USED is defined in core_cm4.h */
307     SCB->CPACR |= ((3UL << 10 * 2) |                   /* Set CP10 Full Access */
308                    (3UL << 11 * 2));                   /* Set CP11 Full Access */
309     #endif
311     #if (__HALT_WDT == 1)
312     WDT_A->CTL = WDT_A_CTL_PW | WDT_A_CTL_HOLD;         // Halt the WDT
313     #endif
315     SYSCTL->SRAM_BANKEN = SYSCTL_SRAM_BANKEN_BNK7_EN;   // Enable all SRAM banks
317     #if (__SYSTEM_CLOCK == 1500000)                                  // 1.5 MHz
318     // Default VCORE is LDO VCORE0 so no change necessary
320     // Switches LDO VCORE0 to DCDC VCORE0 if requested
321     #if __REGULATOR
322     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
323     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_4;
324     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
325     #endif
327     // No flash wait states necessary
329     // DCO = 1.5 MHz; MCLK = source
330     CS->KEY = CS_KEY_VAL;                                 // Unlock CS module for register access
331     CS->CTL0 = CS_CTL0_DCORSEL_0;                                // Set DCO to 1.5MHz
332     CS->CTL1 &= ~(CS_CTL1_SELM_MASK | CS_CTL1_DIVM_MASK) | CS_CTL1_SELM__DCOCLK;  // Select MCLK as DCO source
333     CS->KEY = 0;
335     // Set Flash Bank read buffering
336     FLCTL->BANK0_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
337     FLCTL->BANK1_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
339     #elif (__SYSTEM_CLOCK == 3000000)                                  // 3 MHz
340     // Default VCORE is LDO VCORE0 so no change necessary
342     // Switches LDO VCORE0 to DCDC VCORE0 if requested
343     #if __REGULATOR
344     while(PCM->CTL1 & PCM_CTL1_PMR_BUSY);
345     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_4;
346     while(PCM->CTL1 & PCM_CTL1_PMR_BUSY);
347     #endif
349     // No flash wait states necessary
351     // DCO = 3 MHz; MCLK = source
352     CS->KEY = CS_KEY_VAL;                                                         // Unlock CS module for register access
353     CS->CTL0 = CS_CTL0_DCORSEL_1;                                                  // Set DCO to 1.5MHz
354     CS->CTL1 &= ~(CS_CTL1_SELM_MASK | CS_CTL1_DIVM_MASK) | CS_CTL1_SELM__DCOCLK;  // Select MCLK as DCO source
355     CS->KEY = 0;
357     // Set Flash Bank read buffering
358     FLCTL->BANK0_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
359     FLCTL->BANK1_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
361     #elif (__SYSTEM_CLOCK == 12000000)                                // 12 MHz
362     // Default VCORE is LDO VCORE0 so no change necessary
364     // Switches LDO VCORE0 to DCDC VCORE0 if requested
365     #if __REGULATOR
366     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
367     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_4;
368     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
369     #endif
371     // No flash wait states necessary
373     // DCO = 12 MHz; MCLK = source
374     CS->KEY = CS_KEY_VAL;                                                         // Unlock CS module for register access
375     CS->CTL0 = CS_CTL0_DCORSEL_3;                                                  // Set DCO to 12MHz
376     CS->CTL1 &= ~(CS_CTL1_SELM_MASK | CS_CTL1_DIVM_MASK) | CS_CTL1_SELM__DCOCLK;  // Select MCLK as DCO source
377     CS->KEY = 0;
379     // Set Flash Bank read buffering
380     FLCTL->BANK0_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
381     FLCTL->BANK1_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
383     #elif (__SYSTEM_CLOCK == 24000000)                                // 24 MHz
384     // Default VCORE is LDO VCORE0 so no change necessary
386     // Switches LDO VCORE0 to DCDC VCORE0 if requested
387     #if __REGULATOR
388     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
389     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_4;
390     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
391     #endif
393     // 1 flash wait state (BANK0 VCORE0 max is 12 MHz)
394     FLCTL->BANK0_RDCTL &= ~FLCTL_BANK0_RDCTL_WAIT_MASK | FLCTL_BANK0_RDCTL_WAIT_1;
395     FLCTL->BANK1_RDCTL &= ~FLCTL_BANK0_RDCTL_WAIT_MASK | FLCTL_BANK0_RDCTL_WAIT_1;
397     // DCO = 24 MHz; MCLK = source
398     CS->KEY = CS_KEY_VAL;                                                         // Unlock CS module for register access
399     CS->CTL0 = CS_CTL0_DCORSEL_4;                                                  // Set DCO to 24MHz
400     CS->CTL1 &= ~(CS_CTL1_SELM_MASK | CS_CTL1_DIVM_MASK) | CS_CTL1_SELM__DCOCLK;  // Select MCLK as DCO source
401     CS->KEY = 0;
403     // Set Flash Bank read buffering
404     FLCTL->BANK0_RDCTL |= (FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
405     FLCTL->BANK1_RDCTL &= ~(FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
407     #elif (__SYSTEM_CLOCK == 48000000)                                // 48 MHz
408     // Switches LDO VCORE0 to LDO VCORE1; mandatory for 48 MHz setting
409     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
410     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_1;
411     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
413     // Switches LDO VCORE1 to DCDC VCORE1 if requested
414     #if __REGULATOR
415     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
416     PCM->CTL0 = PCM_CTL0_KEY_VAL | PCM_CTL0_AMR_5;
417     while((PCM->CTL1 & PCM_CTL1_PMR_BUSY));
418     #endif
420     // 2 flash wait states (BANK0 VCORE1 max is 16 MHz, BANK1 VCORE1 max is 32 MHz)
421     FLCTL->BANK0_RDCTL &= ~FLCTL_BANK0_RDCTL_WAIT_MASK | FLCTL_BANK0_RDCTL_WAIT_2;
422     FLCTL->BANK1_RDCTL &= ~FLCTL_BANK1_RDCTL_WAIT_MASK | FLCTL_BANK1_RDCTL_WAIT_2;
424     // DCO = 48 MHz; MCLK = source
425     CS->KEY = CS_KEY_VAL;                                                         // Unlock CS module for register access
426     CS->CTL0 = CS_CTL0_DCORSEL_5;                                                  // Set DCO to 48MHz
427     CS->CTL1 &= ~(CS_CTL1_SELM_MASK | CS_CTL1_DIVM_MASK) | CS_CTL1_SELM__DCOCLK;  // Select MCLK as DCO source
428     CS->KEY = 0;
430     // Set Flash Bank read buffering
431     FLCTL->BANK0_RDCTL |= (FLCTL_BANK0_RDCTL_BUFD | FLCTL_BANK0_RDCTL_BUFI);
432     FLCTL->BANK1_RDCTL |= (FLCTL_BANK1_RDCTL_BUFD | FLCTL_BANK1_RDCTL_BUFI);
433     #endif