b1eaaea15a98842a62de2c7666f98baf8a7b6e1c
[keystone-rtos/edma3_lld.git] / packages / ti / sdo / edma3 / rm / src / configs / edma3_c6a811x_cfg.c
1 /*
2  * edma3_omapl138_cfg.c
3  *
4  * EDMA3 Driver Adaptation Configuration File (Soc Specific) for OMAPL138.
5  *
6  * Copyright (C) 2009 Texas Instruments Incorporated - http://www.ti.com/
7  *
8  *
9  *  Redistribution and use in source and binary forms, with or without
10  *  modification, are permitted provided that the following conditions
11  *  are met:
12  *
13  *    Redistributions of source code must retain the above copyright
14  *    notice, this list of conditions and the following disclaimer.
15  *
16  *    Redistributions in binary form must reproduce the above copyright
17  *    notice, this list of conditions and the following disclaimer in the
18  *    documentation and/or other materials provided with the
19  *    distribution.
20  *
21  *    Neither the name of Texas Instruments Incorporated nor the names of
22  *    its contributors may be used to endorse or promote products derived
23  *    from this software without specific prior written permission.
24  *
25  *  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
26  *  "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
27  *  LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
28  *  A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
29  *  OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
30  *  SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
31  *  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
32  *  DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
33  *  THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
34  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
35  *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
36  *
37 */
39 #include <ti/sdo/edma3/rm/edma3_rm.h>
41 #define NUM_SHADOW_REGIONS                      (4u)
43 /* Number of EDMA3 controllers present in the system */
44 #define NUM_EDMA3_INSTANCES         1u
46 /**
47  * \brief Mapping of DMA channels 0-31 to Hardware Events from
48  * various peripherals, which use EDMA for data transfer.
49  * All channels need not be mapped, some can be free also.
50  * 1: Mapped
51  * 0: Not mapped
52  *
53  * This mapping will be used to allocate DMA channels when user passes
54  * EDMA3_RM_DMA_CHANNEL_ANY as dma channel id (for eg to do memory-to-memory
55  * copy). The same mapping is used to allocate the TCC when user passes
56  * EDMA3_RM_TCC_ANY as tcc id (for eg to do memory-to-memory copy).
57  *
58  * To allocate more DMA channels or TCCs, one has to modify the event mapping.
59  */
60 /* EDMA3 0 */
61                                                 /* 31     0 */
62 #define DMA_CHANNEL_TO_EVENT_MAPPING_0_0        (0xFF3FF3FFu)
63 /**
64  * EDMA channels 22 and 23, which correspond to GPIO
65  * bank interrupts will be used for memory-to-memory data transfers.
66  */
68 /**
69  * \brief Mapping of DMA channels 32-63 to Hardware Events from
70  * various peripherals, which use EDMA for data transfer.
71  * All channels need not be mapped, some can be free also.
72  * 1: Mapped
73  * 0: Not mapped
74  *
75  * This mapping will be used to allocate DMA channels when user passes
76  * EDMA3_RM_DMA_CHANNEL_ANY as dma channel id (for eg to do memory-to-memory
77  * copy). The same mapping is used to allocate the TCC when user passes
78  * EDMA3_RM_TCC_ANY as tcc id (for eg to do memory-to-memory copy).
79  *
80  * To allocate more DMA channels or TCCs, one has to modify the event mapping.
81  */
82 /* DMA channels 32-63 DOES NOT exist in OMAPL138. */
83 /* EDMA3 0 */
84 #define DMA_CHANNEL_TO_EVENT_MAPPING_0_1        (0x0u)
86 /** Number of PaRAM Sets available                                            */
87 #define EDMA3_NUM_PARAMSET                              (512u)
89 /** Number of TCCS available                                                  */
90 #define EDMA3_NUM_TCC                                   (64u)
92 /** Number of DMA Channels available                                          */
93 #define EDMA3_NUM_DMA_CHANNELS                          (64u)
95 /** Number of QDMA Channels available                                         */
96 #define EDMA3_NUM_QDMA_CHANNELS                         (8u)
98 /** Number of Event Queues available                                          */
99 #define EDMA3_0_NUM_EVTQUE                              (4u)
101 /** Number of Transfer Controllers available                                  */
102 #define EDMA3_0_NUM_TC                                  (4u)
104 /** Number of Regions                                                         */
105 #define EDMA3_0_NUM_REGIONS                             (2u)
108 /** Interrupt no. for Transfer Completion                                     */
109 #define EDMA3_0_CC_XFER_COMPLETION_INT                  (20u)
110 /** Interrupt no. for CC Error                                                */
111 #define EDMA3_0_CC_ERROR_INT                            (21u)
112 /** Interrupt no. for TCs Error                                               */
113 #define EDMA3_0_TC0_ERROR_INT                           (22u)
114 #define EDMA3_0_TC1_ERROR_INT                           (27u)
115 #define EDMA3_0_TC2_ERROR_INT                           (28u)
116 #define EDMA3_0_TC3_ERROR_INT                           (29u)
117 #define EDMA3_0_TC4_ERROR_INT                           (0u)
118 #define EDMA3_0_TC5_ERROR_INT                           (0u)
119 #define EDMA3_0_TC6_ERROR_INT                           (0u)
120 #define EDMA3_0_TC7_ERROR_INT                           (0u)
122 EDMA3_RM_GblConfigParams edma3GblCfgParams [EDMA3_MAX_EDMA3_INSTANCES] =
124     /* EDMA3 INSTANCE# 0 */
125     {
126     /** Total number of DMA Channels supported by the EDMA3 Controller */
127     EDMA3_NUM_DMA_CHANNELS,
128     /** Total number of QDMA Channels supported by the EDMA3 Controller */
129     EDMA3_NUM_QDMA_CHANNELS,
130     /** Total number of TCCs supported by the EDMA3 Controller */
131     EDMA3_NUM_TCC,
132     /** Total number of PaRAM Sets supported by the EDMA3 Controller */
133     EDMA3_NUM_PARAMSET,
134     /** Total number of Event Queues in the EDMA3 Controller */
135     EDMA3_0_NUM_EVTQUE,
136     /** Total number of Transfer Controllers (TCs) in the EDMA3 Controller */
137     EDMA3_0_NUM_TC,
138     /** Number of Regions on this EDMA3 controller */
139     EDMA3_0_NUM_REGIONS,
141     /**
142      * \brief Channel mapping existence
143      * A value of 0 (No channel mapping) implies that there is fixed association
144      * for a channel number to a parameter entry number or, in other words,
145      * PaRAM entry n corresponds to channel n.
146      */
147     0u,
149     /** Existence of memory protection feature */
150     0u,
152     /** Global Register Region of CC Registers */
153     (void *)(0x49000000u),
154     /** Transfer Controller (TC) Registers */
155         {
156         (void *)(0x49800000u),
157         (void *)(0x49900000u),
158         (void *)(0x49A00000u),
159         (void *)(0x49B00000u),
160         (void *)NULL,
161         (void *)NULL,
162         (void *)NULL,
163         (void *)NULL,
164         },
165     /** Interrupt no. for Transfer Completion */
166     EDMA3_0_CC_XFER_COMPLETION_INT,
167     /** Interrupt no. for CC Error */
168     EDMA3_0_CC_ERROR_INT,
169     /** Interrupt no. for TCs Error */
170         {
171         EDMA3_0_TC0_ERROR_INT,
172         EDMA3_0_TC1_ERROR_INT,
173         EDMA3_0_TC2_ERROR_INT,
174         EDMA3_0_TC3_ERROR_INT,
175         EDMA3_0_TC4_ERROR_INT,
176         EDMA3_0_TC5_ERROR_INT,
177         EDMA3_0_TC6_ERROR_INT,
178         EDMA3_0_TC7_ERROR_INT
179         },
181    /**
182      * \brief EDMA3 TC priority setting
183      *
184      * User can program the priority of the Event Queues
185      * at a system-wide level.  This means that the user can set the
186      * priority of an IO initiated by either of the TCs (Transfer Controllers)
187      * relative to IO initiated by the other bus masters on the
188      * device (ARM, DSP, USB, etc)
189      */
190         {
191         0u,
192         1u,
193         2u,
194         3u,
195         0u,
196         0u,
197         0u,
198         0u
199         },
200     /**
201      * \brief To Configure the Threshold level of number of events
202      * that can be queued up in the Event queues. EDMA3CC error register
203      * (CCERR) will indicate whether or not at any instant of time the
204      * number of events queued up in any of the event queues exceeds
205      * or equals the threshold/watermark value that is set
206      * in the queue watermark threshold register (QWMTHRA).
207      */
208         {
209         16u,
210         16u,
211         16u,
212         16u,
213         0u,
214         0u,
215         0u,
216         0u
217         },
219     /**
220      * \brief To Configure the Default Burst Size (DBS) of TCs.
221      * An optimally-sized command is defined by the transfer controller
222      * default burst size (DBS). Different TCs can have different
223      * DBS values. It is defined in Bytes.
224      */
225         {
226         16u,
227         16u,
228         16u,
229         16u,
230         0u,
231         0u,
232         0u,
233         0u
234         },
236     /**
237      * \brief Mapping from each DMA channel to a Parameter RAM set,
238      * if it exists, otherwise of no use.
239      */
240         {
241         0u, 1u, 2u, 3u, 4u, 5u, 6u, 7u,
242         8u, 9u, 10u, 11u, 12u, 13u, 14u, 15u,
243         16u, 17u, 18u, 19u, 20u, 21u, 22u, 23u,
244         24u, 25u, 26u, 27u, 28u, 29u, 30u, 31u,
245         /* DMA channels 32-63 DOES NOT exist in OMAPL138. */
246         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
247         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
248         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
249         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
250         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
251         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
252         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
253         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
254         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
255         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
256         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
257         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
258         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
259         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
260         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS,
261         EDMA3_MAX_PARAM_SETS, EDMA3_MAX_PARAM_SETS
262         },
264      /**
265       * \brief Mapping from each DMA channel to a TCC. This specific
266       * TCC code will be returned when the transfer is completed
267       * on the mapped channel.
268       */
269         {
270         0u, 1u, 2u, 3u,
271         4u, 5u, 6u, 7u,
272         8u, 9u, EDMA3_RM_CH_NO_TCC_MAP, EDMA3_RM_CH_NO_TCC_MAP,
273         12u, 13u, 14u, 15u,
274         16u, 17u, 18u, 19u,
275         20u, 21u, EDMA3_RM_CH_NO_TCC_MAP, EDMA3_RM_CH_NO_TCC_MAP,
276         24u, 25u, 26u, 27u,
277         28u, 29u, 30u, 31u,
278         /* DMA channels 32-63 DOES NOT exist in OMAPL138. */
279         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
280         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
281         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
282         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
283         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
284         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
285         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC,
286         EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC, EDMA3_MAX_TCC
287         },
289     /**
290      * \brief Mapping of DMA channels to Hardware Events from
291      * various peripherals, which use EDMA for data transfer.
292      * All channels need not be mapped, some can be free also.
293      */
294         {
295         DMA_CHANNEL_TO_EVENT_MAPPING_0_0,
296         DMA_CHANNEL_TO_EVENT_MAPPING_0_1
297         }
298     },
299 };
302 /* Default RM Instance Initialization Configuration */
303 EDMA3_RM_InstanceInitConfig defInstInitConfig [EDMA3_MAX_EDMA3_INSTANCES][NUM_SHADOW_REGIONS] =
305         /* EDMA3 INSTANCE# 0 */
306         {
307           {
308             /* Resources owned by Region 0 */
309              /* ownPaRAMSets */
310             /* 31     0     63    32     95    64     127   96 */
311             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
312             /* 159  128     191  160     223  192     255  224 */
313              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
314             /* 287  256     319  288     351  320     383  352 */
315              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
316             /* 415  384     447  416     479  448     511  480 */
317              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
319             /* ownDmaChannels */
320             /* 31     0     63    32 */
321             {0x00000000u, 0x00000000u},
323             /* ownQdmaChannels */
324             /* 31     0 */
325             {0x00000000u},
327             /* ownTccs */
328             /* 31     0     63    32 */
329             {0x00000000u, 0x00000000u},
331             /* Resources reserved by Region 0 */
332             /* resvdPaRAMSets */
333             /* 31     0     63    32     95    64     127   96 */
334             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
335             /* 159  128     191  160     223  192     255  224 */
336              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
337             /* 287  256     319  288     351  320     383  352 */
338              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
339             /* 415  384     447  416     479  448     511  480 */
340              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
342             /* resvdDmaChannels */
343             /* 31     0     63    32 */
344             {0x00000000u, 0x00000000u},
346             /* resvdQdmaChannels */
347             /* 31     0 */
348             {0x00000000u},
350             /* resvdTccs */
351             /* 31     0     63    32 */
352             {0x00000000u, 0x00000000u},
353           },
355           {
356             /* Resources owned by Region 1 */
357             /* ownPaRAMSets */
358             /* 31     0     63    32     95    64     127   96 */
359             {0xFFFFFFFFu, 0xFFFFFFFFu, 0xFFFFFFFFu, 0xFFFFFFFFu,
360             /* 159  128     191  160     223  192     255  224 */
361              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
362             /* 287  256     319  288     351  320     383  352 */
363              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
364             /* 415  384     447  416     479  448     511  480 */
365              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
367             /* ownDmaChannels */
368             /* 31     0     63    32 */
369             {0xFFFFFFFFu, 0x00000000u},
371             /* ownQdmaChannels */
372             /* 31     0 */
373             {0x000000FFu},
375             /* ownTccs */
376             /* 31     0     63    32 */
377             {0xFFFFFFFFu, 0x00000000u},
379             /* Resources reserved by Region 1 */
380             /* resvdPaRAMSets */
381             /* 31     0     63    32     95    64     127   96 */
382             {0xFFFFFFFFu, 0x00000000u, 0x00000000u, 0x00000000u,
383             /* 159  128     191  160     223  192     255  224 */
384              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
385             /* 287  256     319  288     351  320     383  352 */
386              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
387             /* 415  384     447  416     479  448     511  480 */
388              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
390             /* resvdDmaChannels */
391             /* 31      0  63..32 */
392             {DMA_CHANNEL_TO_EVENT_MAPPING_0_0, DMA_CHANNEL_TO_EVENT_MAPPING_0_1},
394             /* resvdQdmaChannels */
395             /* 31     0 */
396             {0x00000000u},
398             /* resvdTccs */
399             /* 31      0  63..32 */
400             {DMA_CHANNEL_TO_EVENT_MAPPING_0_0, DMA_CHANNEL_TO_EVENT_MAPPING_0_1},
401           },
403           {
404             /* Resources owned by Region 2 */
405              /* ownPaRAMSets */
406             /* 31     0     63    32     95    64     127   96 */
407             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
408             /* 159  128     191  160     223  192     255  224 */
409              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
410             /* 287  256     319  288     351  320     383  352 */
411              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
412             /* 415  384     447  416     479  448     511  480 */
413              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
415             /* ownDmaChannels */
416             /* 31     0     63    32 */
417             {0x00000000u, 0x00000000u},
419             /* ownQdmaChannels */
420             /* 31     0 */
421             {0x00000000u},
423             /* ownTccs */
424             /* 31     0     63    32 */
425             {0x00000000u, 0x00000000u},
427             /* Resources reserved by Region 2 */
428             /* resvdPaRAMSets */
429             /* 31     0     63    32     95    64     127   96 */
430             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
431             /* 159  128     191  160     223  192     255  224 */
432              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
433             /* 287  256     319  288     351  320     383  352 */
434              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
435             /* 415  384     447  416     479  448     511  480 */
436              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
438             /* resvdDmaChannels */
439             /* 31     0     63    32 */
440             {0x00000000u, 0x00000000u},
442             /* resvdQdmaChannels */
443             /* 31     0 */
444             {0x00000000u},
446             /* resvdTccs */
447             /* 31     0     63    32 */
448             {0x00000000u, 0x00000000u},
449           },
451           {
452             /* Resources owned by Region 3 */
453              /* ownPaRAMSets */
454             /* 31     0     63    32     95    64     127   96 */
455             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
456             /* 159  128     191  160     223  192     255  224 */
457              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
458             /* 287  256     319  288     351  320     383  352 */
459              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
460             /* 415  384     447  416     479  448     511  480 */
461              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
463             /* ownDmaChannels */
464             /* 31     0     63    32 */
465             {0x00000000u, 0x00000000u},
467             /* ownQdmaChannels */
468             /* 31     0 */
469             {0x00000000u},
471             /* ownTccs */
472             /* 31     0     63    32 */
473             {0x00000000u, 0x00000000u},
475             /* Resources reserved by Region 3 */
476             /* resvdPaRAMSets */
477             /* 31     0     63    32     95    64     127   96 */
478             {0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
479             /* 159  128     191  160     223  192     255  224 */
480              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
481             /* 287  256     319  288     351  320     383  352 */
482              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,
483             /* 415  384     447  416     479  448     511  480 */
484              0x00000000u, 0x00000000u, 0x00000000u, 0x00000000u,},
486             /* resvdDmaChannels */
487             /* 31     0     63    32 */
488             {0x00000000u, 0x00000000u},
490             /* resvdQdmaChannels */
491             /* 31     0 */
492             {0x00000000u},
494             /* resvdTccs */
495             /* 31     0     63    32 */
496             {0x00000000u, 0x00000000u},
497           },
498         },
499 };
501 /* Driver Instance Cross bar event to channel map Initialization Configuration */
502 EDMA3_RM_GblXbarToChanConfigParams defXbarChanInitConfig[NUM_EDMA3_INSTANCES][EDMA3_MAX_REGIONS] =
504     /* EDMA3 INSTANCE# 0 */
505     {
506         /* Event to channel map for region 0 */
507         {
508             -1, -1, -1, -1, -1, -1, -1, -1,
509             -1, -1, -1, -1, -1, -1, -1, -1,
510             -1, -1, -1, -1, -1, -1, -1, -1,
511             -1, -1, -1, -1, -1, -1, -1
512         },
513         /* Event to channel map for region 1 */
514         {
515             -1, -1, -1, -1, -1, -1, -1, -1,
516             -1, -1, -1, -1, -1, -1, -1, -1,
517             -1, -1, -1, -1, -1, -1, -1, -1,
518             -1, -1, -1, -1, -1, -1, -1
519         },
520         /* Event to channel map for region 2 */
521         {
522             -1, -1, -1, -1, -1, -1, -1, -1,
523             -1, -1, -1, -1, -1, -1, -1, -1,
524             -1, -1, -1, -1, -1, -1, -1, -1,
525             -1, -1, -1, -1, -1, -1, -1
526         },
527         /* Event to channel map for region 3 */
528         {
529             -1, -1, -1, -1, -1, -1, -1, -1,
530             -1, -1, -1, -1, -1, -1, -1, -1,
531             -1, -1, -1, -1, -1, -1, -1, -1,
532             -1, -1, -1, -1, -1, -1, -1
533         },
534         /* Event to channel map for region 4 */
535         {
536             -1, -1, -1, -1, -1, -1, -1, -1,
537             -1, -1, -1, -1, -1, -1, -1, -1,
538             -1, -1, -1, -1, -1, -1, -1, -1,
539             -1, -1, -1, -1, -1, -1, -1
540         },
541         /* Event to channel map for region 5 */
542         {
543             -1, -1, -1, -1, -1, -1, -1, -1,
544             -1, -1, -1, -1, -1, -1, -1, -1,
545             -1, -1, -1, -1, -1, -1, -1, -1,
546             -1, -1, -1, -1, -1, -1, -1
547         },
548         /* Event to channel map for region 6 */
549         {
550             -1, -1, -1, -1, -1, -1, -1, -1,
551             -1, -1, -1, -1, -1, -1, -1, -1,
552             -1, -1, -1, -1, -1, -1, -1, -1,
553             -1, -1, -1, -1, -1, -1, -1
554         },
555         /* Event to channel map for region 7 */
556         {
557             -1, -1, -1, -1, -1, -1, -1, -1,
558             -1, -1, -1, -1, -1, -1, -1, -1,
559             -1, -1, -1, -1, -1, -1, -1, -1,
560             -1, -1, -1, -1, -1, -1, -1
561         },
562     }
563 };
565 /* End of File */