new pll sequence of 1.main 2.pa 3.ddr
[keystone-rtos/ibl.git] / src / device / c66x / c66xinit.c
1 /**
2  * @file c66xinit.c
3  *
4  * @brief
5  *              c66x functions used during the initial stage of the ibl load
6  *
7  */
8 #include "ibl.h"
9 #include "iblloc.h"
10 #include "device.h"
11 #include "pllapi.h"
12 #include "spi_api.h"
13 #include "spi_loc.h"
14 #include "tiboot_c66x.h"       
17 /**
18  * @brief Configure the PLLs
19  *
20  * @details
21  *   The three PLLs are enabled. Only the main PLL has the ability to configure
22  *   the multiplier and dividers.
23  */
24 void devicePllConfig (void)
25 {
26     /* Unlock the chip registers and leave them unlocked */
27     *((Uint32 *)0x2620038) = 0x83e70b13;
28     *((Uint32 *)0x262003c) = 0x95a4f1e0;
30     if (ibl.pllConfig[ibl_MAIN_PLL].doEnable == TRUE)
31         hwPllSetPll (MAIN_PLL, 
32                      ibl.pllConfig[ibl_MAIN_PLL].prediv,
33                      ibl.pllConfig[ibl_MAIN_PLL].mult,
34                      ibl.pllConfig[ibl_MAIN_PLL].postdiv);
36     if (ibl.pllConfig[ibl_NET_PLL].doEnable == TRUE)
37         hwPllSetCfgPll (DEVICE_PLL_BASE(NET_PLL),
38                         ibl.pllConfig[ibl_NET_PLL].prediv,
39                         ibl.pllConfig[ibl_NET_PLL].mult,
40                         ibl.pllConfig[ibl_NET_PLL].postdiv,
41                         ibl.pllConfig[ibl_MAIN_PLL].pllOutFreqMhz,
42                         ibl.pllConfig[ibl_NET_PLL].pllOutFreqMhz);
44     if (ibl.pllConfig[ibl_DDR_PLL].doEnable == TRUE)
45         hwPllSetCfg2Pll (DEVICE_PLL_BASE(DDR_PLL),
46                          ibl.pllConfig[ibl_DDR_PLL].prediv,
47                          ibl.pllConfig[ibl_DDR_PLL].mult,
48                          ibl.pllConfig[ibl_DDR_PLL].postdiv,
49                          ibl.pllConfig[ibl_MAIN_PLL].pllOutFreqMhz,
50                          ibl.pllConfig[ibl_DDR_PLL].pllOutFreqMhz);
52 }
55 /**
56  * @brief
57  *  Return the endian status of the device
58  *
59  * @details
60  *  Returns true if the device is executing in little endian mode
61  */
62 extern cregister volatile unsigned int CSR;
64 bool deviceIsLittleEndian (void)
65 {
66     if ((CSR & (1 << 8)) == 0)    
67         return (FALSE);
69     return (TRUE);
71 }
74 /**
75  *  @brief
76  *      Return the device used for the second stage program load.
77  *      For SPI NAND a second stage loader is required and this
78  *      function must be changed to locate that fingerprint.
79  */
80 int32 deviceReadBootDevice (void)
81 {
82     uint32 v;
83     int32  w;
85     BOOT_PARAMS_COMMON_T *params;
87 #if  (defined(EXCLUDE_NOR_SPI) && defined(EXCLUDE_NAND_SPI) && !defined(EXCLUDE_I2C))
89     return (BOOT_DEVICE_I2C);
91 #elif (defined(EXCLUDE_NOR_SPI) && !defined(EXCLUDE_NAND_SPI) && defined(EXCLUDE_I2C))
93     return (BOOT_DEVICE_NAND_SPI);
95 #elif (!defined(EXCLUDE_NOR_SPI) && defined(EXCLUDE_NAND_SPI) && defined(EXCLUDE_I2C))
97     return (BOOT_DEVICE_NOR_SPI);
99 #endif
101     v = *((Uint32 *)DEVICE_JTAG_ID_REG);
102     v &= DEVICE_JTAG_ID_MASK;
104     if (v == DEVICE_C6678_JTAG_ID_VAL)
105         params = (BOOT_PARAMS_COMMON_T *)ROM_BOOT_PARAMS_ADDR_C6678;
106     else
107         params = (BOOT_PARAMS_COMMON_T *)ROM_BOOT_PARAMS_ADDR_C6670;
109     switch (params->boot_mode)  {
111 #ifndef EXCLUDE_I2C
112         case BOOT_MODE_I2C:   w = BOOT_DEVICE_I2C;
113                               break;
114 #endif
116 #ifndef EXCLUDE_NOR_SPI
117         case BOOT_MODE_SPI:   w = BOOT_DEVICE_SPI_NOR;
118                               break;
119 #endif
121         default:              w = BOOT_DEVICE_INVALID;
122                               break;
123     
124     }
126     return (w);
129 #define L1PEDCMD            0x01846408
130 #define L2EDCEN             0x01846030
131 #define L2EDCMD             0x01846008
132 #define SMEDCC              0x0BC00010
133 /**
134  *  @brief
135  *      Enable the EDC for the local memory 
136  */
137 void iblEnableEDC ()
139     /* Enable L1P EDC */
140     *(volatile unsigned int *)(L1PEDCMD) = 0x1; //Set EN(bit0)=1        
142     /* Enable EDC L2EDCEN, set DL2CEN(bit0),PL2CEN(bit1),DL2SEN(bit2),PL2SEN(bit3),SDMAEN(bit4)=1 */
143         *(volatile unsigned int *)(L2EDCEN) |= 0x1F;    
145     /* Enalble L2 EDC */
146     *(volatile unsigned int *)(L2EDCMD) = 0x1;
148     /* Enalbe MSMC EDC */
149     *(volatile unsigned int *)(SMEDCC) &= 0x7FFFFFFF;   //Clear SEN(bit31)=0    
150         *(volatile unsigned int *)(SMEDCC) |= 0x40000000;       //Set ECM(bit30)=1      
153 #ifdef IBL_ENABLE_PCIE_WORKAROUND
155 /* undocumented register in data manual 
156  * Bit 0 of this register is supposed to give the status of PCIe PLL lock*/
157 #define PCIE_STS_REG    0x262015C
159 /* Workaround for PCIe boot mode support for C6678/C6670 */
160 /* This is a temporary workaround should be removed once fixed in RBL */
162 /* PCIe Config register base on C6678/C6670 */
163 #define PCIE_BASE_ADDR 0x21800000
165 /* PCIe Application registers */
166 #define PCIE_APP_CMD_STATUS  0x4
167 #define PCIE_APP_OB_SIZE     0x30
168 #define PCIE_APP_SERDES_CFG0 0x390
169 #define PCIE_APP_SERDES_CFG1 0x394
171 /* PCIe Local Configuration registers */
172 #define PCIE_VENDER_DEVICE_ID   0x1000
173 #define PCIE_STATUS_CMD         0x1004
174 #define PCIE_CLASSCODE_REVID    0x1008
175 #define PCIE_BAR0               0x1010
176 #define PCIE_BAR1               0x1014
177 #define PCIE_BAR2               0x1018
178 #define PCIE_BAR3               0x101c
179 #define PCIE_DEVICE_CAP         0x1074
180 #define PCIE_DEV_STAT_CTRL      0x1078
181 #define PCIE_LINK_STAT_CTRL     0x1080
182 #define PCIE_ACCR                   0x1118
183 #define PCIE_DEBUG0             0x1728
184 #define PCIE_PL_GEN2            0x180C
186 /* SERDES Configuration registers */
187 #define PCIE_SERDES_CFG_PLL 0x2620358
189 void waitForBoot(UINT32 MAGIC_ADDR)
191     void (*exit)();
192     UINT32 i, entry_addr;
193         
194     while(1)
195     {
196         entry_addr = DEVICE_REG32_R(MAGIC_ADDR);
197         if (entry_addr != 0)
198         {
199             /* jump to the exit point, which will be the entry point for the full IBL */
200             exit = (void (*)())entry_addr;
201             (*exit)();
202         }
203         for (i=0; i < 100; i++)
204             asm("nop");
205         }
208 void iblPCIeWorkaround()
210     UINT32  v, flag_6678 = 0, flag_6670 = 0, MAGIC_ADDR;
211     UINT32  i;
213      /* Power up PCIe */
214     devicePowerPeriph (TARGET_PWR_PCIE);
215     for(i=0; i<1000; i++) asm (" NOP");
217     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_SERDES_CFG0), 0x00062320);  /* ss clock */
218     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_SERDES_CFG1), 0x00022320);  /* ss clock */
219       
220     /* Wait for PCIe PLL lock */
221     while(!(DEVICE_REG32_R(PCIE_STS_REG) & 1));
223         /* Determine 6670 or 6678 */
224     v = *((Uint32 *)DEVICE_JTAG_ID_REG);
225     v &= DEVICE_JTAG_ID_MASK;
226         
227     if (v == DEVICE_C6678_JTAG_ID_VAL) {
228                 MAGIC_ADDR = 0x87fffc;
229                 flag_6678 = 1;
230         } 
231         if (v == DEVICE_C6670_JTAG_ID_VAL) {
232         MAGIC_ADDR = 0x8ffffc;
233                 flag_6670 = 1;
234         }
236     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_CLASSCODE_REVID), 0x04800001);  /* class 0x04, sub-class 0x80, Prog I/F 0x00, Other multimedia device */ 
237     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_LINK_STAT_CTRL), 0x10110080);  /* extended sync, slot_clk_cfg = 1 */
239     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_VENDER_DEVICE_ID), 0xb005104c);  /* Vendor and Device ID */
240     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_DEVICE_CAP), 0x288701); /* L0 = 4, L1 = 3 */
242         DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_OB_SIZE), 0x00000003);     /* OB_SIZE = 8M */ 
243         DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_PL_GEN2), 0x0000000F);   /* num_fts = 0xF*/
245     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_CMD_STATUS), 0x0020); /* Set dbi_cs2 to allow access to the BAR registers */ 
246  
247         if (flag_6678)  {
248                 /* 6678 */
249                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR0), 0x00000FFF);   /* 4K */
250                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR1), 0x0007FFFF);   /* 512K */
251                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR2), 0x003FFFFF);   /* 4M */
252                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR3), 0x00FFFFFF);   /* 16M */
253         } 
255         if (flag_6670)  {
256                 /* 6670 */
257                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR0), 0x00000FFF);   /* 4K */
258                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR1), 0x000FFFFF);   /* 1M */
259                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR2), 0x001FFFFF);   /* 2M */
260                 DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR3), 0x00FFFFFF);   /* 16M */
261     }
263         DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_CMD_STATUS), 0x0);    /* dbi_cs2=0 */
265         DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_STATUS_CMD), 0x00100146); /* ENABLE mem access */
266     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_DEV_STAT_CTRL), 0x0000281F); /* Error control */
267     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_ACCR), 0x000001E0); /* Error control */
268     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_BAR0), 0); /* non-prefetch, 32-bit, mem bar */
270     DEVICE_REG32_W ((PCIE_BASE_ADDR + PCIE_APP_CMD_STATUS), 0x0000007);    /* enable LTSSM, IN, OB */
271     while((DEVICE_REG32_R(PCIE_BASE_ADDR + PCIE_DEBUG0) & 0x11)!=0x11);    /* Wait for training to complete */
272  
273     /* Wait for the Boot from Host */
274     DEVICE_REG32_W(MAGIC_ADDR, 0);
275         waitForBoot(MAGIC_ADDR);
277     /* Will never reach here */
278     return;
281 #endif
283 #define FPGA_BM_GPI_STATUS_LO_REG           4   /* Boot Mode GPI Status (07-00 Low Byte) Register */
284 #define FPGA_BM_GPI_STATUS_HI_REG           5   /* Boot Mode GPI Status (15-08 High Byte) Register */
285 #define FPGA_ICS557_SEL_CTRL_REG            0x50 /* ICS 557 Clock Selection
286                                                     Control Register*/
287 #define FPGA_READ_REG_CMD(x)                ((x | 0x80) << 8)
288 #define FPGA_WRITE_REG_CMD(addr,byte)       (((addr & 0x7f) << 8) | (byte & 0xff))
290 /**
291  * @brief
292  *      Enter the ROM boot loader if the FPGA boot register
293  *      indicates it was not I2C address 0x51 boot, this is necessary
294  *      to apply the PLL workaround for non-I2C boot modes
295  */
296 void iblEnterRom ()
298     uint32      v, dev_stat, bm_lo, bm_hi;
299     void        (*exit)();
301     /* Power up the SPI */
302     devicePowerPeriph (TARGET_PWR_SPI);
304     /* Reset SPI */
305     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR0, SPI_REG_VAL_SPIGCR0_RESET);
307     /* Release Reset */
308     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR0, SPI_REG_VAL_SPIGCR0_ENABLE);
310     /* CS1, CLK, in and out are functional pins, FPGA uses SPI CS1 */
311     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIPC0, 0xe02);
313     /* prescale=7, char len=16 */
314     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIFMT(0), 0x710);
316     /* C2TDELAY=0x6, T2CDELAY=0x3 */
317     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIDELAY, 0x6030000);
319     /* Clear the SPIDAT0 */
320     //DEVICE_REG32_R (DEVICE_SPI_BASE(0) + SPI_REG_SPIDAT0);
322     /* Master mode, enable SPI */
323     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR1, 0x01000003);
325     /* Read the BM status lo register */
326         DEVICE_REG32_W(DEVICE_SPI_BASE(0) + SPI_REG_SPIDAT0, FPGA_READ_REG_CMD(FPGA_BM_GPI_STATUS_LO_REG));
327     chipDelay32(10000);
328     v = DEVICE_REG32_R(DEVICE_SPI_BASE(0) + SPI_REG_SPIFLG);
329     if ( v & 0x100)
330     {
331         bm_lo = DEVICE_REG32_R(DEVICE_SPI_BASE(0) + SPI_REG_SPIBUF) & 0xff;
332     }
333     else
334     {
335         return;
336     }
338     /* Read the BM status hi register */
339         DEVICE_REG32_W(DEVICE_SPI_BASE(0) + SPI_REG_SPIDAT0, FPGA_READ_REG_CMD(FPGA_BM_GPI_STATUS_HI_REG));
340     chipDelay32(10000);
341     v = DEVICE_REG32_R(DEVICE_SPI_BASE(0) + SPI_REG_SPIFLG);
342     if ( v & 0x100)
343     {
344         bm_hi = DEVICE_REG32_R(DEVICE_SPI_BASE(0) + SPI_REG_SPIBUF) & 0xff;
345     }
346     else
347     {
348         return;
349     }
352     if ( (BOOT_READ_BITFIELD(bm_lo,3,1) != 0x5)     ||
353          (BOOT_READ_BITFIELD(bm_hi,3,3) == 0x0) )    
354     { 
355         /* Not i2c boot or i2c boot with address 0x50 */
357         /* Update the DEVSTAT to v1 */
358         dev_stat = DEVICE_REG32_R(DEVICE_REG_DEVSTAT );
359         dev_stat &= ~(0x0000080E);
360         dev_stat |= ((bm_hi << 8) | bm_lo);
361         
362         /* Update the DEVSTAT register for the intended Boot Device and i2c Addr */
363         DEVICE_REG32_W (DEVICE_REG_DEVSTAT, dev_stat);
365 #ifdef IBL_ENABLE_PCIE_WORKAROUND
366 #define BOOT_DEVICE_MASK    0xE
367 #define DEVSTAT_BOOTDEVICE_SHIFT    1
368 #define PCI_BOOT_MODE   0x4
370         if (((dev_stat & BOOT_DEVICE_MASK)>>DEVSTAT_BOOTDEVICE_SHIFT) == PCI_BOOT_MODE) {
371             /* Write ICS 557 Clock Selection Control Register in the FPGA */
372             /* 1 : FPGA_ICS557_SEL s driven high */
373                 DEVICE_REG32_W(DEVICE_SPI_BASE(0) + SPI_REG_SPIDAT0,
374                            FPGA_WRITE_REG_CMD(FPGA_ICS557_SEL_CTRL_REG,1));
375             chipDelay32(10000);
376             /* Reset SPI */
377             DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR0, SPI_REG_VAL_SPIGCR0_RESET);
379             iblPCIeWorkaround();
380             /* Will never reach here */
381         }
382 #endif
383         /* Reset SPI */
384         DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR0, SPI_REG_VAL_SPIGCR0_RESET);
386         exit = (void (*)())BOOT_ROM_ENTER_ADDRESS;
387         (*exit)();        
388     }
389     else
390     {
391         /* Update the DEVSTAT register for the actual boot configuration */
392         DEVICE_REG32_W (DEVICE_REG_DEVSTAT, ((bm_hi << 8) | bm_lo));
393     }
395     /* Reset SPI */
396     DEVICE_REG32_W (DEVICE_SPI_BASE(0) + SPI_REG_SPIGCR0, SPI_REG_VAL_SPIGCR0_RESET);
399 #if (!defined(EXCLUDE_NOR_SPI) || !defined(EXCLUDE_NAND_SPI))
400 /**
401  *  @brief
402  *      Return the default hardware configuration for SPI. If this information
403  *      is available in the boot ROM it is used, otherwise defaults are used.
404  */
405 void deviceLoadInitSpiConfig (void *vcfg)
407     uint32 v;
409     spiConfig_t *cfg = (spiConfig_t *)vcfg;
411     BOOT_PARAMS_COMMON_T *params;
412     BOOT_PARAMS_SPI_T    *spip;
414     v = *((Uint32 *)DEVICE_JTAG_ID_REG);
415     v &= DEVICE_JTAG_ID_MASK;
417     if (v == DEVICE_C6678_JTAG_ID_VAL)
418         params = (BOOT_PARAMS_COMMON_T *)ROM_BOOT_PARAMS_ADDR_C6678;
419     else
420         params = (BOOT_PARAMS_COMMON_T *)ROM_BOOT_PARAMS_ADDR_C6670;
423     /* SPI_ROM is a constant defined during make which enables the use of the
424      * parameters from the ROM boot loader */
425     if ((SPI_ROM == 1) && (params->boot_mode == BOOT_MODE_SPI))  {
427         spip = (BOOT_PARAMS_SPI_T *)params;
429         cfg->port      = 0;
430         cfg->mode      = spip->mode;
431         cfg->addrWidth = spip->addrWidth;
432         cfg->npin      = spip->nPins;
433         cfg->csel      = spip->csel;
434         cfg->c2tdelay  = spip->c2tdelay;
436         v = (UINT32)spip->cpuFreqMhz * 1000;  /* CPU frequency in kHz */
437         v = v / (DEVICE_SPI_MOD_DIVIDER * (((UINT32)(spip->busFreqMhz) * 1000) + spip->busFreqKhz));
439         if (v > DEVICE_SPI_MAX_DIVIDER)
440             v = DEVICE_SPI_MAX_DIVIDER;
442         cfg->clkdiv = v;
444     }  else  {
446         cfg->port      = 0;
447         cfg->mode      = SPI_MODE;
448         cfg->addrWidth = SPI_ADDR_WIDTH;
449         cfg->npin      = SPI_NPIN;
450         cfg->csel      = SPI_CSEL;
451         cfg->c2tdelay  = SPI_C2TDEL;
452         cfg->clkdiv    = SPI_CLKDIV;
454     }
457 #endif