Merge pull request #3 in PROCESSOR-SDK/ibl from PRSDK-5675 to master
[keystone-rtos/ibl.git] / src / device / c66x / target.h
1 /*
2  *
3  * Copyright (C) 2010 Texas Instruments Incorporated - http://www.ti.com/
4  *
5  *
6  *  Redistribution and use in source and binary forms, with or without
7  *  modification, are permitted provided that the following conditions
8  *  are met:
9  *
10  *    Redistributions of source code must retain the above copyright
11  *    notice, this list of conditions and the following disclaimer.
12  *
13  *    Redistributions in binary form must reproduce the above copyright
14  *    notice, this list of conditions and the following disclaimer in the
15  *    documentation and/or other materials provided with the
16  *    distribution.
17  *
18  *    Neither the name of Texas Instruments Incorporated nor the names of
19  *    its contributors may be used to endorse or promote products derived
20  *    from this software without specific prior written permission.
21  *
22  *  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
23  *  "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
24  *  LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
25  *  A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
26  *  OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
27  *  SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
28  *  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
29  *  DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
30  *  THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
32  *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  *
34 */
38 /**************************************************************************
39  * FILE PURPOSE: Target specific definitions
40  **************************************************************************
41  * FILE NAME: target.h
42  *
43  * DESCRIPTION: This file defines target specific values used by low level
44  *                              drivers.
45  *
46  * @file target.h
47  *
48  * @brief
49  *  Low level target specific values are defined
50  *
51  ***************************************************************************/
52 #ifndef _TARGET_H
53 #define _TARGET_H
54 #include "types.h"
57 /**
58  *  @brief
59  *   Device EMAC definitions
60  */
63 /**
64  *  @brief
65  *    Device Timer definitions
66  */
67 #define TIMER0_BASE             0x02200000u
69 #define TIMER_INPUT_DIVIDER     6           /* Timer driven from cpu clock / 6 */
72 /**
73  *  @def MAIN_PLL
74  */
75 #define MAIN_PLL        0   /**< The index to the main PLL */
77 /**
78  * @def NET_PLL
79  */
80 #define NET_PLL         1   /**< The index to the network PLL */
82 /**
83  *  @def DDR_PLL
84  */
85 #define DDR_PLL         2   /**< The index to the DDR PLL */
88 /**
89  *  @brief
90  *    Device PLL definitions
91  */
92 #define DEVICE_PLL_BASE(x)      ((x) == MAIN_PLL ? 0x2310000 : ((x) == NET_PLL ? 0x2620338 : 0x2620330))
93 #define DEVICE_MAIN_PLL_CTL_0       0x2620328
94 #define DEVICE_MAIN_PLL_CTL_1       0x262032c
97 /**
98  *  @brief
99  *   The c66x devices use a register external to the PLL controller for prediv configuration
100  */
101 #define chipPllExternalPrediv(x)    TRUE
103 /**
104  * @brief
105  *  Device PSC definitions
106  */
107 #define DEVICE_PSC_BASE     0x02350000u
109 /**
110  *  @brief
111  *    The SPI module base and module divider
112  */
113 #define DEVICE_SPI_BASE(x)          0x20bf0000u
114 #define DEVICE_SPI_MOD_DIVIDER      6
115 #define DEVICE_SPI_MAX_DIVIDER      0xff
117 /**
118  * @brief
119  *  The PSC number for the PA sub-system */
120 #define TARGET_PWR_PA       7
122 /**
123  * @brief
124  *  The PSC number for the SGMII */
125 #define TARGET_PWR_ETH(x)   8
127 /**
128  * @brief
129  *   The PSC numbers for EMIF16 and SPI vary between devices. The devices are run time
130  *   identified by reading the JTAG ID register,
131  *   NOTE: Have the variant bits as zero while defining the JTAG ID
132  */
133 #define DEVICE_C6678_JTAG_ID_VAL   0x9e02f      /* C6678 */
134 #define DEVICE_C6670_JTAG_ID_VAL   0xb94102f    /* C6670 */
135 #define DEVICE_C6657_JTAG_ID_VAL   0xb97a02f    /* C6657 */
136 #define DEVICE_TCI6636K2H_JTAG_ID_VAL   0xb58102f    /* TCI6636K2H */
138 #define DEVICE_JTAG_ID_REG          0x2620018
139 #define DEVICE_JTAG_ID_MASK         0x0fffffff /* exclude variant bits(31:28) */
142 /**
143  *  @brief
144  *    The PSC number for NAND depends on the device
145  */
146 #define TARGET_PWR_EMIF         deviceEmifPscNum()
147 #define TARGET_PWR_EMIF_C6678   3
149 /*
150  *  @brief
151  *     The PSC number for SPI depends on the device
152  */
153 #define TARGET_PWR_SPI      deviceSpiPscNum()
155 /**
156  *  @brief
157  *      The PSC number for GPIO. GPIO is in the always on domain
158  */
159 #define TARGET_PWR_GPIO     -1
161 /**
162  *  @brief
163  *      The LPSC number for PCIe. PCIe is 10 for C6678/C6770
164  */
165 #define TARGET_PWR_PCIE    10
167 /**
168  * @brief
169  *  Flag to indicate timer 0 power up requested. The time is always on in the 6472
170  */
171 #define TARGET_PWR_TIMER_0  -1
173 /**
174  *  @brief
175  *    Device DDR controller definitions
176  */
177 #define DEVICE_EMIF4_BASE  0x21000000
178 #define targetEmifType()   ibl_EMIF_TYPE_40
180 /**
181  *  @brief
182  *     Device EMIF 2.5 controller definitions
183  */
184 #define DEVICE_EMIF25_BASE  0x20c00000
186 /**
187  *  @brief
188  *      NAND memory regions
189  */
190 #define TARGET_MEM_NAND_CS_2    0x70000000
191 #define TARGET_MEM_NAND_CS_3    0x74000000
192 #define TARGET_MEM_NAND_CS_4    0x78000000
193 #define TARGET_MEM_NAND_CS_5    0x7c000000
194 uint32 deviceNandMemBase (int32 cs);
195 #define TARGET_SHFL(x)  _shfl(x)  /* The shuffle intrinsic */
198 /**
199  * @brief
200  *  The highest module number. The value for nyquist is used
201  */
202 #define TARGET_PWR_MAX_MOD  30
205 /**
206  * @brief
207  *   The base address of MDIO
208  */
209 #define TARGET_MDIO_BASE    0x2090300
211 /**
212  * @brief
213  *   The number of external ethernet ports
214  */
215 #define TARGET_EMAC_N_PORTS     2
217 /**
218  *  @brief
219  *    GPIO address
220  */
221 #define GPIO_GPIOPID_REG        0x02320000
222 #define GPIO_GPIOEMU_REG        0x02320004
223 #define GPIO_BINTEN_REG         0x02320008
224 #define GPIO_DIR_REG            0x02320010
225 #define GPIO_OUT_DATA_REG       0x02320014
226 #define GPIO_SET_DATA_REG       0x02320018
227 #define GPIO_CLEAR_DATA_REG     0x0232001C
228 #define GPIO_IN_DATA_REG        0x02320020
229 #define GPIO_SET_RIS_TRIG_REG   0x02320024
230 #define GPIO_CLR_RIS_TRIG_REG   0x02320028
231 #define GPIO_SET_FAL_TRIG_REG   0x0232002C
232 #define GPIO_CLR_FAL_TRIG_REG   0x02320030
234 /**
235  *  @brief
236  *      The base address of the I2C peripheral, and the module divisor of the cpu clock
237  */
238 #define DEVICE_I2C_BASE                 0x02530000
239 #define DEVICE_I2C_MODULE_DIVISOR       6
241 /**
242  * @brief
243  *      The address of the DEVSTAT register
244  */
245 #define DEVICE_REG_DEVSTAT              0x02620020
247 /**
248  * @brief
249  *     Prototypes for the PLL functions handled outside the main PLL registers
250  */
251 SINT16 chipPllSetExternalPrediv(UINT16 pllNum, UINT32 predivRegVal);
252 SINT16 chipPllExternalBwAdj (UINT16 pllNum, UINT16 mult);
253 UINT32 chipPllExternalMult (UINT16 pllNum, UINT16 mult);
256 /**
257  *  @brief
258  *      Hardware network subsystem support, ethernet switch
259  */
260 #define DEVICE_CPSW
261 #define DEVICE_CPSW_NUM_PORTS       3                    /* 3 switch ports */
262 #define DEVICE_CPSW_BASE            (0x02090800)
263 #define targetGetSwitchCtl()        CPSW_CTL_P0_ENABLE   /* Enable port 0 */
264 #define targetGetSwitchMaxPktSize() 9000
266 #define DEVICE_QM
267 #define DEVICE_QM_MANAGER_BASE          0x02a68000
268 #define DEVICE_QM_DESC_SETUP_BASE       0x02a6a000
269 #define DEVICE_QM_MANAGER_QUEUES_BASE   0x02a20000
270 #define DEVICE_QM_MANAGER_Q_PROXY_BASE  0x02a40000
271 #define DEVICE_QM_QUEUE_STATUS_BASE             0x02a00000
273 /* QM base address register */
274 #define DEVICE_QM1_QUEUE_MANAGEMENT_REGS(x)  (0x23A00000 + 0x80000 + 0x10000*(x))
276 #define DEVICE_QM_NUM_LINKRAMS          2
277 #define DEVICE_QM_NUM_MEMREGIONS        20
278 void    *targetGetQmConfig(void);
279 void     targetInitQs (void);
281 #define chipLmbd(x,y) _lmbd(x,y)
286 #define DEVICE_CPDMA
288 #define DEVICE_PA_CDMA_GLOBAL_CFG_BASE   0x02004000
289 #define DEVICE_PA_CDMA_TX_CHAN_CFG_BASE  0x02004400
290 #define DEVICE_PA_CDMA_RX_CHAN_CFG_BASE  0x02004800
291 #define DEVICE_PA_CDMA_RX_FLOW_CFG_BASE  0x02005000
293 #define DEVICE_PA_CDMA_RX_NUM_CHANNELS   24
294 #define DEVICE_PA_CDMA_RX_NUM_FLOWS      32
295 #define DEVICE_PA_CDMA_TX_NUM_CHANNELS   9
298 #define DEVICE_QM_FREE_Q                910
299 #define DEVICE_QM_LNK_BUF_Q             911
300 #define DEVICE_QM_RCV_Q                 912
301 #define DEVICE_QM_TX_Q                  913
302 #define DEVICE_QM_PA_CFG_Q              640
303 #define DEVICE_QM_ETH_TX_Q              648
305 #define DEVICE_RX_CDMA_TIMEOUT_COUNT    1000
309 #define DEVICE_PA
310 #define DEVICE_PA_BASE                  0x02000000
311 #define DEVICE_PA_NUM_PDSPS             6
312 #define DEVICE_PA_RUN_CHECK_COUNT       100         /* Number of loops to verify PA firmware is running */
313 #define DEVICE_PA_PLL_BASE              0x02620338
314 #define chipLower8(x)                   ((x) & 0x00ff)
317 #define TARGET_SGMII_EXTERNAL_SERDES
318 #define TARGET_SGMII_TYPE_2             /* Use second sgmii setup sequence */
319 #define TARGET_SGMII_BASE_ADDRESSES    { 0x02090100, 0x02090200 }
320 #define TARGET_SGMII_SERDES_BASE        0x2620340
321 #define TARGET_SGMII_SERDES_STATUS_BASE 0x2620158
322 #define TARGET_SGMII_SOFT_RESET         0x04
323 #define TARGET_SGMII_CONTROL            0x10
324 #define TARGET_SGMII_MR_ADV_ABILITY     0x18
325 void targetSgmiiSerdesConfig (int32 port, void *cfg);
326 #define chipKickOpenSerdes(x)           *((uint32 *)0x2620038) = 0x83e70b13; *((uint32 *)0x262003c) = 0x95a4f1e0
327 #define chipKickClosedSerdes(x)         ;       /* never lock the registers */
328 #define TARGET_SERDES_LOCK_DELAY        (1600*1000)
330 #define DEVICE_EMACSL_BASE(x)           (0x02090900 + (x)*0x040)
331 #define DEVICE_N_GMACSL_PORTS           2
332 #define DEVICE_EMACSL_RESET_POLL_COUNT  100
333 Int32 targetMacSend (void *ptr_device, Uint8* buffer, int num_bytes);
334 Int32 targetMacRcv (void *ptr_device, UINT8 *buffer);
336 #define DEVICE_SS
337 #define DEVICE_PSTREAM_CFG_REG_ADDR                 0x2000604
338 #define DEVICE_PSTREAM_CFG_REG_VAL_ROUTE_PDSP0      0
339 #define hwConfigStreamingSwitch()                   DEVICE_REG32_W(DEVICE_PSTREAM_CFG_REG_ADDR, DEVICE_PSTREAM_CFG_REG_VAL_ROUTE_PDSP0);
341 #define ECC_BLOCK_SIZE                  256
343 /* NAND address pack macro */
344 #define PACK_ADDR(col, page, block) \
345         ((col & 0x000000ff) | ((page & 0x0000001f) << 9) | ((block & 0x00000fff) << 14))
347 /**
348  *  @brief
349  *      Register access macros
350  */
351 #define DEVICE_REG32_W(x,y)   *(volatile unsigned int *)(x)=(y)
352 #define DEVICE_REG32_R(x)    (*(volatile unsigned int *)(x))
354 #define BOOTBITMASK(x,y)      (   (   (  ((UINT32)1 << (((UINT32)x)-((UINT32)y)+(UINT32)1) ) - (UINT32)1 )   )   <<  ((UINT32)y)   )
355 #define BOOT_READ_BITFIELD(z,x,y)   (((UINT32)z) & BOOTBITMASK(x,y)) >> (y)
356 #define BOOT_SET_BITFIELD(z,f,x,y)  (((UINT32)z) & ~BOOTBITMASK(x,y)) | ( (((UINT32)f) << (y)) & BOOTBITMASK(x,y) )
358 /**
359  *  @brief
360  *      Mpax configuration registers
361  */
362 #define DEVICE_REG_XMPAX_L(x) *((volatile unsigned int *)(0x08000000 + (8*(x))))
363 #define DEVICE_REG_XMPAX_H(x) *((volatile unsigned int *)(0x08000004 + (8*(x))))
366 /**
367  *  @brief
368  *      ROM boot loader boot modes and table locations
369  */
370 #define BOOT_MODE_I2C               40
371 #define BOOT_MODE_SPI               50
374 #define ROM_BOOT_PARAMS_ADDR_C6678   0x873680
375 #define ROM_BOOT_PARAMS_ADDR_C6657   0x87ff00
376 #define ROM_BOOT_PARAMS_ADDR_C6670   0x8f3680
378 /**
379  *  @brief
380  *      No device specific configuration required for NOR boot, so
381  *      the function call is defined to return success.
382  */
383 #define deviceConfigureForNor()    0
386 /****************************************************************
387  *
388  * NOTE: Following build flags enable DEVICE specific workarounds
389  * and have code which is specific to C6670/C6678 LC EVMs
390  *
391  ****************************************************************/
393 /**
394  *  @brief
395  *      Support for PLL workaround to re-enter ROM boot loader.
396  */
397 #define IBL_ENTER_ROM              1
399 /**
400  *  @brief
401  *      Support for enabling EDC for internal memory.
402  */
403 #define IBL_ENABLE_EDC             1
405 /**
406  *  @brief
407  *      Support for enabling PCIe workarond for C6678/C6670.
408  */
409 #define IBL_ENABLE_PCIE_WORKAROUND 1
411 /**
412  *  @brief
413  *     DDR start and end address needed for DDR memory test
414  */
415 #define DDR3_TEST_START_ADDRESS 0x80000000
416 #define DDR3_TEST_END_ADDRESS   (DDR3_TEST_START_ADDRESS + (128 *1024))
418 /**
419  *  @brief
420  *     Software workaround for DDR3 memory corruption is to re-init the PLL's and DDR controller. This flag enables the workaround
421  */
422 #define PLL_REINIT_WORKAROUND
424 UINT32 ddr3_memory_test();
425 #endif /* _TARGET_H */