Initial c661x version
[keystone-rtos/ibl.git] / src / hw / plls / pll014phi / cfgpll.c
1 /********************************************************************************************************
2  * FILE PURPOSE: Config level PLL driver
3  ********************************************************************************************************
4  * FILE NAME: cfgpll.c
5  *
6  * DESCRIPTION: The boot driver for PLLs that dont have a pll controller, but are controlled
7  *                              by registers in config space.
8  *
9  *********************************************************************************************************/
10 #include "types.h"
11 #include "target.h"
12 #include "pllapi.h"
14 #define DEVICE_REG32_W(x,y)   *(volatile unsigned int *)(x)=(y)
15 #define DEVICE_REG32_R(x)    (*(volatile unsigned int *)(x))
17 #define BOOTBITMASK(x,y)      (   (   (  ((UINT32)1 << (((UINT32)x)-((UINT32)y)+(UINT32)1) ) - (UINT32)1 )   )   <<  ((UINT32)y)   )
18 #define BOOT_READ_BITFIELD(z,x,y)   (((UINT32)z) & BOOTBITMASK(x,y)) >> (y)
19 #define BOOT_SET_BITFIELD(z,f,x,y)  (((UINT32)z) & ~BOOTBITMASK(x,y)) | ( (((UINT32)f) << (y)) & BOOTBITMASK(x,y) )
22 /*********************************************************************************************************
23  * FUNCTION PURPOSE: Configure and enable a pll
24  *********************************************************************************************************
25  * DESCRIPTION: The PLL is configured. If the existing configuration matches the requested one no
26  *              register write is made.
27  *********************************************************************************************************/
28 SINT16 hwPllSetCfgPll (UINT32 base, UINT16 prediv, UINT16 mult, UINT16 postdiv, UINT32 chipFreqMhz, UINT32 pllFreqMhz)
29 {
30     UINT32 reg;
31     UINT32 regb;
32     UINT32 bwAdj;
34     UINT16 currentPrediv;
35     UINT16 currentMult;
36     UINT16 currentPostdiv;
37     UINT16 currentBypass;
38     UINT16 currentBwAdj;
39     UINT16 currentEnable;
40     UINT16 currentClkOut;
42     reg =  DEVICE_REG32_R (base);
43     regb = DEVICE_REG32_R (base + 4);
45     currentPrediv  = 1 + BOOT_READ_BITFIELD (reg,  5,  0);
46     currentMult    = 1 + BOOT_READ_BITFIELD (reg, 18,  6);
47     currentPostdiv = 1 + BOOT_READ_BITFIELD (reg, 22, 19);
48     currentBypass  =     BOOT_READ_BITFIELD (reg, 23, 23);
49     currentBwAdj   = 1 + BOOT_READ_BITFIELD (reg, 31, 24) + ((BOOT_READ_BITFIELD (regb, 3, 0)) << 8);
50     currentEnable  =     BOOT_READ_BITFIELD(regb, 14, 14);
51     currentClkOut  =     BOOT_READ_BITFIELD(regb, 13, 13);
53     /* The PLL is currently enabled and connected if bypass == 0, enable == 1, clkout == 1 */
55     if ( (currentBypass  == 0)           &&
56          (currentPrediv  == prediv)      &&
57          (currentMult    == mult)        &&
58          (currentPostdiv == postdiv)     &&
59          (currentEnable  == 0)           &&
60          (currentClkOut  == 1)           &&  
61          (currentBwAdj   == (mult >> 1))  )
62         return (0);
65     /* bwAdj is based only on the mult value */
66     bwAdj = (mult >> 1) - 1;
68     /* Multiplier / divider values are input as 1 less then the desired value */
69     if (prediv > 0)
70         prediv -= 1;
72     if (mult > 0)
73         mult -= 1;
75     if (postdiv > 0)
76         postdiv -= 1;
78     /* Set bit 14 in register 1 to disable the PLL (assert reset) */
79     regb = BOOT_SET_BITFIELD(regb, 1, 14, 14);
80     DEVICE_REG32_W (base + 4, regb);
82     /* Setup the PLL. Assert bypass */
83     reg = BOOT_SET_BITFIELD (reg, prediv,          5,  0);
84     reg = BOOT_SET_BITFIELD (reg, mult,           18,  6);
85     reg = BOOT_SET_BITFIELD (reg, postdiv,        22, 19);
86     reg = BOOT_SET_BITFIELD (reg, 1,              23, 23);   /* Bypass must be enabled */
87     reg = BOOT_SET_BITFIELD (reg, (bwAdj & 0xff), 31, 24);
89     DEVICE_REG32_W (base, reg);
91     /* The 4 MS Bits of bwadj */
92     regb = BOOT_SET_BITFIELD (regb, (bwAdj >> 8), 3, 0);
93     DEVICE_REG32_W (base + 4, regb);
96     /* Reset must be asserted for at least 5us. Give a huge amount of padding here to be safe
97      * (the factor of 100) */
98     chipDelay32 (5 * chipFreqMhz * 100);
101     /* Clear bit 14 in register 1 to re-enable the pll */
102     regb = BOOT_SET_BITFIELD(regb, 0, 14, 14);
103     DEVICE_REG32_W (base + 4, regb);
105     /* Need to wait 100,000 output PLL cycles before releasing bypass and setting 
106      * up the clk output */
107     chipDelay32 (chipFreqMhz * 100000 / pllFreqMhz);
110     /* Disable the bypass */
111     reg = BOOT_SET_BITFIELD (reg, 0, 23, 23);   /* The value 0 disables the bypass */
112     DEVICE_REG32_W (base, reg);
114     /* Enable the output source (set bit 13) */
115     regb = BOOT_SET_BITFIELD(regb, 1, 13, 13);
116     DEVICE_REG32_W (base + 4, regb);
118     return (0);
120 } /* hwPllSetCfgPll */