Add some tests for SimplifyCFG's TurnSwitchRangeIntoICmp(). NFC.
[opencl/llvm.git] / lib / CodeGen / RegisterCoalescer.cpp
1 //===- RegisterCoalescer.cpp - Generic Register Coalescing Interface -------==//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file implements the generic RegisterCoalescer interface which
11 // is used as the common interface used by all clients and
12 // implementations of register coalescing.
13 //
14 //===----------------------------------------------------------------------===//
16 #include "RegisterCoalescer.h"
17 #include "llvm/ADT/STLExtras.h"
18 #include "llvm/ADT/SmallSet.h"
19 #include "llvm/ADT/Statistic.h"
20 #include "llvm/Analysis/AliasAnalysis.h"
21 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
22 #include "llvm/CodeGen/LiveRangeEdit.h"
23 #include "llvm/CodeGen/MachineFrameInfo.h"
24 #include "llvm/CodeGen/MachineInstr.h"
25 #include "llvm/CodeGen/MachineLoopInfo.h"
26 #include "llvm/CodeGen/MachineRegisterInfo.h"
27 #include "llvm/CodeGen/Passes.h"
28 #include "llvm/CodeGen/RegisterClassInfo.h"
29 #include "llvm/CodeGen/VirtRegMap.h"
30 #include "llvm/IR/Value.h"
31 #include "llvm/Pass.h"
32 #include "llvm/Support/CommandLine.h"
33 #include "llvm/Support/Debug.h"
34 #include "llvm/Support/ErrorHandling.h"
35 #include "llvm/Support/raw_ostream.h"
36 #include "llvm/Target/TargetInstrInfo.h"
37 #include "llvm/Target/TargetMachine.h"
38 #include "llvm/Target/TargetRegisterInfo.h"
39 #include "llvm/Target/TargetSubtargetInfo.h"
40 #include <algorithm>
41 #include <cmath>
42 using namespace llvm;
44 #define DEBUG_TYPE "regalloc"
46 STATISTIC(numJoins    , "Number of interval joins performed");
47 STATISTIC(numCrossRCs , "Number of cross class joins performed");
48 STATISTIC(numCommutes , "Number of instruction commuting performed");
49 STATISTIC(numExtends  , "Number of copies extended");
50 STATISTIC(NumReMats   , "Number of instructions re-materialized");
51 STATISTIC(NumInflated , "Number of register classes inflated");
52 STATISTIC(NumLaneConflicts, "Number of dead lane conflicts tested");
53 STATISTIC(NumLaneResolves,  "Number of dead lane conflicts resolved");
55 static cl::opt<bool>
56 EnableJoining("join-liveintervals",
57               cl::desc("Coalesce copies (default=true)"),
58               cl::init(true));
60 // Temporary flag to test critical edge unsplitting.
61 static cl::opt<bool>
62 EnableJoinSplits("join-splitedges",
63   cl::desc("Coalesce copies on split edges (default=subtarget)"), cl::Hidden);
65 // Temporary flag to test global copy optimization.
66 static cl::opt<cl::boolOrDefault>
67 EnableGlobalCopies("join-globalcopies",
68   cl::desc("Coalesce copies that span blocks (default=subtarget)"),
69   cl::init(cl::BOU_UNSET), cl::Hidden);
71 static cl::opt<bool>
72 VerifyCoalescing("verify-coalescing",
73          cl::desc("Verify machine instrs before and after register coalescing"),
74          cl::Hidden);
76 namespace {
77   class RegisterCoalescer : public MachineFunctionPass,
78                             private LiveRangeEdit::Delegate {
79     MachineFunction* MF;
80     MachineRegisterInfo* MRI;
81     const TargetMachine* TM;
82     const TargetRegisterInfo* TRI;
83     const TargetInstrInfo* TII;
84     LiveIntervals *LIS;
85     const MachineLoopInfo* Loops;
86     AliasAnalysis *AA;
87     RegisterClassInfo RegClassInfo;
89     /// \brief True if the coalescer should aggressively coalesce global copies
90     /// in favor of keeping local copies.
91     bool JoinGlobalCopies;
93     /// \brief True if the coalescer should aggressively coalesce fall-thru
94     /// blocks exclusively containing copies.
95     bool JoinSplitEdges;
97     /// Copy instructions yet to be coalesced.
98     SmallVector<MachineInstr*, 8> WorkList;
99     SmallVector<MachineInstr*, 8> LocalWorkList;
101     /// Set of instruction pointers that have been erased, and
102     /// that may be present in WorkList.
103     SmallPtrSet<MachineInstr*, 8> ErasedInstrs;
105     /// Dead instructions that are about to be deleted.
106     SmallVector<MachineInstr*, 8> DeadDefs;
108     /// Virtual registers to be considered for register class inflation.
109     SmallVector<unsigned, 8> InflateRegs;
111     /// Recursively eliminate dead defs in DeadDefs.
112     void eliminateDeadDefs();
114     /// LiveRangeEdit callback.
115     void LRE_WillEraseInstruction(MachineInstr *MI) override;
117     /// Coalesce the LocalWorkList.
118     void coalesceLocals();
120     /// Join compatible live intervals
121     void joinAllIntervals();
123     /// Coalesce copies in the specified MBB, putting
124     /// copies that cannot yet be coalesced into WorkList.
125     void copyCoalesceInMBB(MachineBasicBlock *MBB);
127     /// Try to coalesce all copies in CurrList. Return
128     /// true if any progress was made.
129     bool copyCoalesceWorkList(MutableArrayRef<MachineInstr*> CurrList);
131     /// Attempt to join intervals corresponding to SrcReg/DstReg,
132     /// which are the src/dst of the copy instruction CopyMI.  This returns
133     /// true if the copy was successfully coalesced away. If it is not
134     /// currently possible to coalesce this interval, but it may be possible if
135     /// other things get coalesced, then it returns true by reference in
136     /// 'Again'.
137     bool joinCopy(MachineInstr *TheCopy, bool &Again);
139     /// Attempt to join these two intervals.  On failure, this
140     /// returns false.  The output "SrcInt" will not have been modified, so we
141     /// can use this information below to update aliases.
142     bool joinIntervals(CoalescerPair &CP);
144     /// Attempt joining two virtual registers. Return true on success.
145     bool joinVirtRegs(CoalescerPair &CP);
147     /// Attempt joining with a reserved physreg.
148     bool joinReservedPhysReg(CoalescerPair &CP);
150     /// We found a non-trivially-coalescable copy. If
151     /// the source value number is defined by a copy from the destination reg
152     /// see if we can merge these two destination reg valno# into a single
153     /// value number, eliminating a copy.
154     bool adjustCopiesBackFrom(const CoalescerPair &CP, MachineInstr *CopyMI);
156     /// Return true if there are definitions of IntB
157     /// other than BValNo val# that can reach uses of AValno val# of IntA.
158     bool hasOtherReachingDefs(LiveInterval &IntA, LiveInterval &IntB,
159                               VNInfo *AValNo, VNInfo *BValNo);
161     /// We found a non-trivially-coalescable copy.
162     /// If the source value number is defined by a commutable instruction and
163     /// its other operand is coalesced to the copy dest register, see if we
164     /// can transform the copy into a noop by commuting the definition.
165     bool removeCopyByCommutingDef(const CoalescerPair &CP,MachineInstr *CopyMI);
167     /// If the source of a copy is defined by a
168     /// trivial computation, replace the copy by rematerialize the definition.
169     bool reMaterializeTrivialDef(CoalescerPair &CP, MachineInstr *CopyMI,
170                                  bool &IsDefCopy);
172     /// Return true if a physreg copy should be joined.
173     bool canJoinPhys(const CoalescerPair &CP);
175     /// Replace all defs and uses of SrcReg to DstReg and
176     /// update the subregister number if it is not zero. If DstReg is a
177     /// physical register and the existing subregister number of the def / use
178     /// being updated is not zero, make sure to set it to the correct physical
179     /// subregister.
180     void updateRegDefsUses(unsigned SrcReg, unsigned DstReg, unsigned SubIdx);
182     /// Handle copies of undef values.
183     bool eliminateUndefCopy(MachineInstr *CopyMI, const CoalescerPair &CP);
185   public:
186     static char ID; // Class identification, replacement for typeinfo
187     RegisterCoalescer() : MachineFunctionPass(ID) {
188       initializeRegisterCoalescerPass(*PassRegistry::getPassRegistry());
189     }
191     void getAnalysisUsage(AnalysisUsage &AU) const override;
193     void releaseMemory() override;
195     /// This is the pass entry point.
196     bool runOnMachineFunction(MachineFunction&) override;
198     /// Implement the dump method.
199     void print(raw_ostream &O, const Module* = nullptr) const override;
200   };
201 } /// end anonymous namespace
203 char &llvm::RegisterCoalescerID = RegisterCoalescer::ID;
205 INITIALIZE_PASS_BEGIN(RegisterCoalescer, "simple-register-coalescing",
206                       "Simple Register Coalescing", false, false)
207 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
208 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
209 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
210 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
211 INITIALIZE_PASS_END(RegisterCoalescer, "simple-register-coalescing",
212                     "Simple Register Coalescing", false, false)
214 char RegisterCoalescer::ID = 0;
216 static bool isMoveInstr(const TargetRegisterInfo &tri, const MachineInstr *MI,
217                         unsigned &Src, unsigned &Dst,
218                         unsigned &SrcSub, unsigned &DstSub) {
219   if (MI->isCopy()) {
220     Dst = MI->getOperand(0).getReg();
221     DstSub = MI->getOperand(0).getSubReg();
222     Src = MI->getOperand(1).getReg();
223     SrcSub = MI->getOperand(1).getSubReg();
224   } else if (MI->isSubregToReg()) {
225     Dst = MI->getOperand(0).getReg();
226     DstSub = tri.composeSubRegIndices(MI->getOperand(0).getSubReg(),
227                                       MI->getOperand(3).getImm());
228     Src = MI->getOperand(2).getReg();
229     SrcSub = MI->getOperand(2).getSubReg();
230   } else
231     return false;
232   return true;
235 // Return true if this block should be vacated by the coalescer to eliminate
236 // branches. The important cases to handle in the coalescer are critical edges
237 // split during phi elimination which contain only copies. Simple blocks that
238 // contain non-branches should also be vacated, but this can be handled by an
239 // earlier pass similar to early if-conversion.
240 static bool isSplitEdge(const MachineBasicBlock *MBB) {
241   if (MBB->pred_size() != 1 || MBB->succ_size() != 1)
242     return false;
244   for (const auto &MI : *MBB) {
245     if (!MI.isCopyLike() && !MI.isUnconditionalBranch())
246       return false;
247   }
248   return true;
251 bool CoalescerPair::setRegisters(const MachineInstr *MI) {
252   SrcReg = DstReg = 0;
253   SrcIdx = DstIdx = 0;
254   NewRC = nullptr;
255   Flipped = CrossClass = false;
257   unsigned Src, Dst, SrcSub, DstSub;
258   if (!isMoveInstr(TRI, MI, Src, Dst, SrcSub, DstSub))
259     return false;
260   Partial = SrcSub || DstSub;
262   // If one register is a physreg, it must be Dst.
263   if (TargetRegisterInfo::isPhysicalRegister(Src)) {
264     if (TargetRegisterInfo::isPhysicalRegister(Dst))
265       return false;
266     std::swap(Src, Dst);
267     std::swap(SrcSub, DstSub);
268     Flipped = true;
269   }
271   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
273   if (TargetRegisterInfo::isPhysicalRegister(Dst)) {
274     // Eliminate DstSub on a physreg.
275     if (DstSub) {
276       Dst = TRI.getSubReg(Dst, DstSub);
277       if (!Dst) return false;
278       DstSub = 0;
279     }
281     // Eliminate SrcSub by picking a corresponding Dst superregister.
282     if (SrcSub) {
283       Dst = TRI.getMatchingSuperReg(Dst, SrcSub, MRI.getRegClass(Src));
284       if (!Dst) return false;
285     } else if (!MRI.getRegClass(Src)->contains(Dst)) {
286       return false;
287     }
288   } else {
289     // Both registers are virtual.
290     const TargetRegisterClass *SrcRC = MRI.getRegClass(Src);
291     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
293     // Both registers have subreg indices.
294     if (SrcSub && DstSub) {
295       // Copies between different sub-registers are never coalescable.
296       if (Src == Dst && SrcSub != DstSub)
297         return false;
299       NewRC = TRI.getCommonSuperRegClass(SrcRC, SrcSub, DstRC, DstSub,
300                                          SrcIdx, DstIdx);
301       if (!NewRC)
302         return false;
303     } else if (DstSub) {
304       // SrcReg will be merged with a sub-register of DstReg.
305       SrcIdx = DstSub;
306       NewRC = TRI.getMatchingSuperRegClass(DstRC, SrcRC, DstSub);
307     } else if (SrcSub) {
308       // DstReg will be merged with a sub-register of SrcReg.
309       DstIdx = SrcSub;
310       NewRC = TRI.getMatchingSuperRegClass(SrcRC, DstRC, SrcSub);
311     } else {
312       // This is a straight copy without sub-registers.
313       NewRC = TRI.getCommonSubClass(DstRC, SrcRC);
314     }
316     // The combined constraint may be impossible to satisfy.
317     if (!NewRC)
318       return false;
320     // Prefer SrcReg to be a sub-register of DstReg.
321     // FIXME: Coalescer should support subregs symmetrically.
322     if (DstIdx && !SrcIdx) {
323       std::swap(Src, Dst);
324       std::swap(SrcIdx, DstIdx);
325       Flipped = !Flipped;
326     }
328     CrossClass = NewRC != DstRC || NewRC != SrcRC;
329   }
330   // Check our invariants
331   assert(TargetRegisterInfo::isVirtualRegister(Src) && "Src must be virtual");
332   assert(!(TargetRegisterInfo::isPhysicalRegister(Dst) && DstSub) &&
333          "Cannot have a physical SubIdx");
334   SrcReg = Src;
335   DstReg = Dst;
336   return true;
339 bool CoalescerPair::flip() {
340   if (TargetRegisterInfo::isPhysicalRegister(DstReg))
341     return false;
342   std::swap(SrcReg, DstReg);
343   std::swap(SrcIdx, DstIdx);
344   Flipped = !Flipped;
345   return true;
348 bool CoalescerPair::isCoalescable(const MachineInstr *MI) const {
349   if (!MI)
350     return false;
351   unsigned Src, Dst, SrcSub, DstSub;
352   if (!isMoveInstr(TRI, MI, Src, Dst, SrcSub, DstSub))
353     return false;
355   // Find the virtual register that is SrcReg.
356   if (Dst == SrcReg) {
357     std::swap(Src, Dst);
358     std::swap(SrcSub, DstSub);
359   } else if (Src != SrcReg) {
360     return false;
361   }
363   // Now check that Dst matches DstReg.
364   if (TargetRegisterInfo::isPhysicalRegister(DstReg)) {
365     if (!TargetRegisterInfo::isPhysicalRegister(Dst))
366       return false;
367     assert(!DstIdx && !SrcIdx && "Inconsistent CoalescerPair state.");
368     // DstSub could be set for a physreg from INSERT_SUBREG.
369     if (DstSub)
370       Dst = TRI.getSubReg(Dst, DstSub);
371     // Full copy of Src.
372     if (!SrcSub)
373       return DstReg == Dst;
374     // This is a partial register copy. Check that the parts match.
375     return TRI.getSubReg(DstReg, SrcSub) == Dst;
376   } else {
377     // DstReg is virtual.
378     if (DstReg != Dst)
379       return false;
380     // Registers match, do the subregisters line up?
381     return TRI.composeSubRegIndices(SrcIdx, SrcSub) ==
382            TRI.composeSubRegIndices(DstIdx, DstSub);
383   }
386 void RegisterCoalescer::getAnalysisUsage(AnalysisUsage &AU) const {
387   AU.setPreservesCFG();
388   AU.addRequired<AliasAnalysis>();
389   AU.addRequired<LiveIntervals>();
390   AU.addPreserved<LiveIntervals>();
391   AU.addPreserved<SlotIndexes>();
392   AU.addRequired<MachineLoopInfo>();
393   AU.addPreserved<MachineLoopInfo>();
394   AU.addPreservedID(MachineDominatorsID);
395   MachineFunctionPass::getAnalysisUsage(AU);
398 void RegisterCoalescer::eliminateDeadDefs() {
399   SmallVector<unsigned, 8> NewRegs;
400   LiveRangeEdit(nullptr, NewRegs, *MF, *LIS,
401                 nullptr, this).eliminateDeadDefs(DeadDefs);
404 // Callback from eliminateDeadDefs().
405 void RegisterCoalescer::LRE_WillEraseInstruction(MachineInstr *MI) {
406   // MI may be in WorkList. Make sure we don't visit it.
407   ErasedInstrs.insert(MI);
410 /// We found a non-trivially-coalescable copy with IntA
411 /// being the source and IntB being the dest, thus this defines a value number
412 /// in IntB.  If the source value number (in IntA) is defined by a copy from B,
413 /// see if we can merge these two pieces of B into a single value number,
414 /// eliminating a copy.  For example:
415 ///
416 ///  A3 = B0
417 ///    ...
418 ///  B1 = A3      <- this copy
419 ///
420 /// In this case, B0 can be extended to where the B1 copy lives, allowing the B1
421 /// value number to be replaced with B0 (which simplifies the B liveinterval).
422 ///
423 /// This returns true if an interval was modified.
424 ///
425 bool RegisterCoalescer::adjustCopiesBackFrom(const CoalescerPair &CP,
426                                              MachineInstr *CopyMI) {
427   assert(!CP.isPartial() && "This doesn't work for partial copies.");
428   assert(!CP.isPhys() && "This doesn't work for physreg copies.");
430   LiveInterval &IntA =
431     LIS->getInterval(CP.isFlipped() ? CP.getDstReg() : CP.getSrcReg());
432   LiveInterval &IntB =
433     LIS->getInterval(CP.isFlipped() ? CP.getSrcReg() : CP.getDstReg());
434   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI).getRegSlot();
436   // BValNo is a value number in B that is defined by a copy from A.  'B1' in
437   // the example above.
438   LiveInterval::iterator BS = IntB.FindSegmentContaining(CopyIdx);
439   if (BS == IntB.end()) return false;
440   VNInfo *BValNo = BS->valno;
442   // Get the location that B is defined at.  Two options: either this value has
443   // an unknown definition point or it is defined at CopyIdx.  If unknown, we
444   // can't process it.
445   if (BValNo->def != CopyIdx) return false;
447   // AValNo is the value number in A that defines the copy, A3 in the example.
448   SlotIndex CopyUseIdx = CopyIdx.getRegSlot(true);
449   LiveInterval::iterator AS = IntA.FindSegmentContaining(CopyUseIdx);
450   // The live segment might not exist after fun with physreg coalescing.
451   if (AS == IntA.end()) return false;
452   VNInfo *AValNo = AS->valno;
454   // If AValNo is defined as a copy from IntB, we can potentially process this.
455   // Get the instruction that defines this value number.
456   MachineInstr *ACopyMI = LIS->getInstructionFromIndex(AValNo->def);
457   // Don't allow any partial copies, even if isCoalescable() allows them.
458   if (!CP.isCoalescable(ACopyMI) || !ACopyMI->isFullCopy())
459     return false;
461   // Get the Segment in IntB that this value number starts with.
462   LiveInterval::iterator ValS =
463     IntB.FindSegmentContaining(AValNo->def.getPrevSlot());
464   if (ValS == IntB.end())
465     return false;
467   // Make sure that the end of the live segment is inside the same block as
468   // CopyMI.
469   MachineInstr *ValSEndInst =
470     LIS->getInstructionFromIndex(ValS->end.getPrevSlot());
471   if (!ValSEndInst || ValSEndInst->getParent() != CopyMI->getParent())
472     return false;
474   // Okay, we now know that ValS ends in the same block that the CopyMI
475   // live-range starts.  If there are no intervening live segments between them
476   // in IntB, we can merge them.
477   if (ValS+1 != BS) return false;
479   DEBUG(dbgs() << "Extending: " << PrintReg(IntB.reg, TRI));
481   SlotIndex FillerStart = ValS->end, FillerEnd = BS->start;
482   // We are about to delete CopyMI, so need to remove it as the 'instruction
483   // that defines this value #'. Update the valnum with the new defining
484   // instruction #.
485   BValNo->def = FillerStart;
487   // Okay, we can merge them.  We need to insert a new liverange:
488   // [ValS.end, BS.begin) of either value number, then we merge the
489   // two value numbers.
490   IntB.addSegment(LiveInterval::Segment(FillerStart, FillerEnd, BValNo));
492   // Okay, merge "B1" into the same value number as "B0".
493   if (BValNo != ValS->valno)
494     IntB.MergeValueNumberInto(BValNo, ValS->valno);
495   DEBUG(dbgs() << "   result = " << IntB << '\n');
497   // If the source instruction was killing the source register before the
498   // merge, unset the isKill marker given the live range has been extended.
499   int UIdx = ValSEndInst->findRegisterUseOperandIdx(IntB.reg, true);
500   if (UIdx != -1) {
501     ValSEndInst->getOperand(UIdx).setIsKill(false);
502   }
504   // Rewrite the copy. If the copy instruction was killing the destination
505   // register before the merge, find the last use and trim the live range. That
506   // will also add the isKill marker.
507   CopyMI->substituteRegister(IntA.reg, IntB.reg, 0, *TRI);
508   if (AS->end == CopyIdx)
509     LIS->shrinkToUses(&IntA);
511   ++numExtends;
512   return true;
515 /// Return true if there are definitions of IntB
516 /// other than BValNo val# that can reach uses of AValno val# of IntA.
517 bool RegisterCoalescer::hasOtherReachingDefs(LiveInterval &IntA,
518                                              LiveInterval &IntB,
519                                              VNInfo *AValNo,
520                                              VNInfo *BValNo) {
521   // If AValNo has PHI kills, conservatively assume that IntB defs can reach
522   // the PHI values.
523   if (LIS->hasPHIKill(IntA, AValNo))
524     return true;
526   for (LiveInterval::iterator AI = IntA.begin(), AE = IntA.end();
527        AI != AE; ++AI) {
528     if (AI->valno != AValNo) continue;
529     LiveInterval::iterator BI =
530       std::upper_bound(IntB.begin(), IntB.end(), AI->start);
531     if (BI != IntB.begin())
532       --BI;
533     for (; BI != IntB.end() && AI->end >= BI->start; ++BI) {
534       if (BI->valno == BValNo)
535         continue;
536       if (BI->start <= AI->start && BI->end > AI->start)
537         return true;
538       if (BI->start > AI->start && BI->start < AI->end)
539         return true;
540     }
541   }
542   return false;
545 /// We found a non-trivially-coalescable copy with
546 /// IntA being the source and IntB being the dest, thus this defines a value
547 /// number in IntB.  If the source value number (in IntA) is defined by a
548 /// commutable instruction and its other operand is coalesced to the copy dest
549 /// register, see if we can transform the copy into a noop by commuting the
550 /// definition. For example,
551 ///
552 ///  A3 = op A2 B0<kill>
553 ///    ...
554 ///  B1 = A3      <- this copy
555 ///    ...
556 ///     = op A3   <- more uses
557 ///
558 /// ==>
559 ///
560 ///  B2 = op B0 A2<kill>
561 ///    ...
562 ///  B1 = B2      <- now an identify copy
563 ///    ...
564 ///     = op B2   <- more uses
565 ///
566 /// This returns true if an interval was modified.
567 ///
568 bool RegisterCoalescer::removeCopyByCommutingDef(const CoalescerPair &CP,
569                                                  MachineInstr *CopyMI) {
570   assert (!CP.isPhys());
572   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI).getRegSlot();
574   LiveInterval &IntA =
575     LIS->getInterval(CP.isFlipped() ? CP.getDstReg() : CP.getSrcReg());
576   LiveInterval &IntB =
577     LIS->getInterval(CP.isFlipped() ? CP.getSrcReg() : CP.getDstReg());
579   // BValNo is a value number in B that is defined by a copy from A. 'B1' in
580   // the example above.
581   VNInfo *BValNo = IntB.getVNInfoAt(CopyIdx);
582   if (!BValNo || BValNo->def != CopyIdx)
583     return false;
585   // AValNo is the value number in A that defines the copy, A3 in the example.
586   VNInfo *AValNo = IntA.getVNInfoAt(CopyIdx.getRegSlot(true));
587   assert(AValNo && "COPY source not live");
588   if (AValNo->isPHIDef() || AValNo->isUnused())
589     return false;
590   MachineInstr *DefMI = LIS->getInstructionFromIndex(AValNo->def);
591   if (!DefMI)
592     return false;
593   if (!DefMI->isCommutable())
594     return false;
595   // If DefMI is a two-address instruction then commuting it will change the
596   // destination register.
597   int DefIdx = DefMI->findRegisterDefOperandIdx(IntA.reg);
598   assert(DefIdx != -1);
599   unsigned UseOpIdx;
600   if (!DefMI->isRegTiedToUseOperand(DefIdx, &UseOpIdx))
601     return false;
602   unsigned Op1, Op2, NewDstIdx;
603   if (!TII->findCommutedOpIndices(DefMI, Op1, Op2))
604     return false;
605   if (Op1 == UseOpIdx)
606     NewDstIdx = Op2;
607   else if (Op2 == UseOpIdx)
608     NewDstIdx = Op1;
609   else
610     return false;
612   MachineOperand &NewDstMO = DefMI->getOperand(NewDstIdx);
613   unsigned NewReg = NewDstMO.getReg();
614   if (NewReg != IntB.reg || !IntB.Query(AValNo->def).isKill())
615     return false;
617   // Make sure there are no other definitions of IntB that would reach the
618   // uses which the new definition can reach.
619   if (hasOtherReachingDefs(IntA, IntB, AValNo, BValNo))
620     return false;
622   // If some of the uses of IntA.reg is already coalesced away, return false.
623   // It's not possible to determine whether it's safe to perform the coalescing.
624   for (MachineOperand &MO : MRI->use_nodbg_operands(IntA.reg)) {
625     MachineInstr *UseMI = MO.getParent();
626     unsigned OpNo = &MO - &UseMI->getOperand(0);
627     SlotIndex UseIdx = LIS->getInstructionIndex(UseMI);
628     LiveInterval::iterator US = IntA.FindSegmentContaining(UseIdx);
629     if (US == IntA.end() || US->valno != AValNo)
630       continue;
631     // If this use is tied to a def, we can't rewrite the register.
632     if (UseMI->isRegTiedToDefOperand(OpNo))
633       return false;
634   }
636   DEBUG(dbgs() << "\tremoveCopyByCommutingDef: " << AValNo->def << '\t'
637                << *DefMI);
639   // At this point we have decided that it is legal to do this
640   // transformation.  Start by commuting the instruction.
641   MachineBasicBlock *MBB = DefMI->getParent();
642   MachineInstr *NewMI = TII->commuteInstruction(DefMI);
643   if (!NewMI)
644     return false;
645   if (TargetRegisterInfo::isVirtualRegister(IntA.reg) &&
646       TargetRegisterInfo::isVirtualRegister(IntB.reg) &&
647       !MRI->constrainRegClass(IntB.reg, MRI->getRegClass(IntA.reg)))
648     return false;
649   if (NewMI != DefMI) {
650     LIS->ReplaceMachineInstrInMaps(DefMI, NewMI);
651     MachineBasicBlock::iterator Pos = DefMI;
652     MBB->insert(Pos, NewMI);
653     MBB->erase(DefMI);
654   }
655   unsigned OpIdx = NewMI->findRegisterUseOperandIdx(IntA.reg, false);
656   NewMI->getOperand(OpIdx).setIsKill();
658   // If ALR and BLR overlaps and end of BLR extends beyond end of ALR, e.g.
659   // A = or A, B
660   // ...
661   // B = A
662   // ...
663   // C = A<kill>
664   // ...
665   //   = B
667   // Update uses of IntA of the specific Val# with IntB.
668   for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(IntA.reg),
669          UE = MRI->use_end(); UI != UE;) {
670     MachineOperand &UseMO = *UI;
671     MachineInstr *UseMI = UseMO.getParent();
672     ++UI;
673     if (UseMI->isDebugValue()) {
674       // FIXME These don't have an instruction index.  Not clear we have enough
675       // info to decide whether to do this replacement or not.  For now do it.
676       UseMO.setReg(NewReg);
677       continue;
678     }
679     SlotIndex UseIdx = LIS->getInstructionIndex(UseMI).getRegSlot(true);
680     LiveInterval::iterator US = IntA.FindSegmentContaining(UseIdx);
681     if (US == IntA.end() || US->valno != AValNo)
682       continue;
683     // Kill flags are no longer accurate. They are recomputed after RA.
684     UseMO.setIsKill(false);
685     if (TargetRegisterInfo::isPhysicalRegister(NewReg))
686       UseMO.substPhysReg(NewReg, *TRI);
687     else
688       UseMO.setReg(NewReg);
689     if (UseMI == CopyMI)
690       continue;
691     if (!UseMI->isCopy())
692       continue;
693     if (UseMI->getOperand(0).getReg() != IntB.reg ||
694         UseMI->getOperand(0).getSubReg())
695       continue;
697     // This copy will become a noop. If it's defining a new val#, merge it into
698     // BValNo.
699     SlotIndex DefIdx = UseIdx.getRegSlot();
700     VNInfo *DVNI = IntB.getVNInfoAt(DefIdx);
701     if (!DVNI)
702       continue;
703     DEBUG(dbgs() << "\t\tnoop: " << DefIdx << '\t' << *UseMI);
704     assert(DVNI->def == DefIdx);
705     BValNo = IntB.MergeValueNumberInto(BValNo, DVNI);
706     ErasedInstrs.insert(UseMI);
707     LIS->RemoveMachineInstrFromMaps(UseMI);
708     UseMI->eraseFromParent();
709   }
711   // Extend BValNo by merging in IntA live segments of AValNo. Val# definition
712   // is updated.
713   VNInfo *ValNo = BValNo;
714   ValNo->def = AValNo->def;
715   for (LiveInterval::iterator AI = IntA.begin(), AE = IntA.end();
716        AI != AE; ++AI) {
717     if (AI->valno != AValNo) continue;
718     IntB.addSegment(LiveInterval::Segment(AI->start, AI->end, ValNo));
719   }
720   DEBUG(dbgs() << "\t\textended: " << IntB << '\n');
722   IntA.removeValNo(AValNo);
723   DEBUG(dbgs() << "\t\ttrimmed:  " << IntA << '\n');
724   ++numCommutes;
725   return true;
728 /// If the source of a copy is defined by a trivial
729 /// computation, replace the copy by rematerialize the definition.
730 bool RegisterCoalescer::reMaterializeTrivialDef(CoalescerPair &CP,
731                                                 MachineInstr *CopyMI,
732                                                 bool &IsDefCopy) {
733   IsDefCopy = false;
734   unsigned SrcReg = CP.isFlipped() ? CP.getDstReg() : CP.getSrcReg();
735   unsigned SrcIdx = CP.isFlipped() ? CP.getDstIdx() : CP.getSrcIdx();
736   unsigned DstReg = CP.isFlipped() ? CP.getSrcReg() : CP.getDstReg();
737   unsigned DstIdx = CP.isFlipped() ? CP.getSrcIdx() : CP.getDstIdx();
738   if (TargetRegisterInfo::isPhysicalRegister(SrcReg))
739     return false;
741   LiveInterval &SrcInt = LIS->getInterval(SrcReg);
742   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI);
743   VNInfo *ValNo = SrcInt.Query(CopyIdx).valueIn();
744   assert(ValNo && "CopyMI input register not live");
745   if (ValNo->isPHIDef() || ValNo->isUnused())
746     return false;
747   MachineInstr *DefMI = LIS->getInstructionFromIndex(ValNo->def);
748   if (!DefMI)
749     return false;
750   if (DefMI->isCopyLike()) {
751     IsDefCopy = true;
752     return false;
753   }
754   if (!TII->isAsCheapAsAMove(DefMI))
755     return false;
756   if (!TII->isTriviallyReMaterializable(DefMI, AA))
757     return false;
758   bool SawStore = false;
759   if (!DefMI->isSafeToMove(TII, AA, SawStore))
760     return false;
761   const MCInstrDesc &MCID = DefMI->getDesc();
762   if (MCID.getNumDefs() != 1)
763     return false;
764   // Only support subregister destinations when the def is read-undef.
765   MachineOperand &DstOperand = CopyMI->getOperand(0);
766   unsigned CopyDstReg = DstOperand.getReg();
767   if (DstOperand.getSubReg() && !DstOperand.isUndef())
768     return false;
770   // If both SrcIdx and DstIdx are set, correct rematerialization would widen
771   // the register substantially (beyond both source and dest size). This is bad
772   // for performance since it can cascade through a function, introducing many
773   // extra spills and fills (e.g. ARM can easily end up copying QQQQPR registers
774   // around after a few subreg copies).
775   if (SrcIdx && DstIdx)
776     return false;
778   const TargetRegisterClass *DefRC = TII->getRegClass(MCID, 0, TRI, *MF);
779   if (!DefMI->isImplicitDef()) {
780     if (TargetRegisterInfo::isPhysicalRegister(DstReg)) {
781       unsigned NewDstReg = DstReg;
783       unsigned NewDstIdx = TRI->composeSubRegIndices(CP.getSrcIdx(),
784                                               DefMI->getOperand(0).getSubReg());
785       if (NewDstIdx)
786         NewDstReg = TRI->getSubReg(DstReg, NewDstIdx);
788       // Finally, make sure that the physical subregister that will be
789       // constructed later is permitted for the instruction.
790       if (!DefRC->contains(NewDstReg))
791         return false;
792     } else {
793       // Theoretically, some stack frame reference could exist. Just make sure
794       // it hasn't actually happened.
795       assert(TargetRegisterInfo::isVirtualRegister(DstReg) &&
796              "Only expect to deal with virtual or physical registers");
797     }
798   }
800   MachineBasicBlock *MBB = CopyMI->getParent();
801   MachineBasicBlock::iterator MII =
802     std::next(MachineBasicBlock::iterator(CopyMI));
803   TII->reMaterialize(*MBB, MII, DstReg, SrcIdx, DefMI, *TRI);
804   MachineInstr *NewMI = std::prev(MII);
806   LIS->ReplaceMachineInstrInMaps(CopyMI, NewMI);
807   CopyMI->eraseFromParent();
808   ErasedInstrs.insert(CopyMI);
810   // NewMI may have dead implicit defs (E.g. EFLAGS for MOV<bits>r0 on X86).
811   // We need to remember these so we can add intervals once we insert
812   // NewMI into SlotIndexes.
813   SmallVector<unsigned, 4> NewMIImplDefs;
814   for (unsigned i = NewMI->getDesc().getNumOperands(),
815          e = NewMI->getNumOperands(); i != e; ++i) {
816     MachineOperand &MO = NewMI->getOperand(i);
817     if (MO.isReg()) {
818       assert(MO.isDef() && MO.isImplicit() && MO.isDead() &&
819              TargetRegisterInfo::isPhysicalRegister(MO.getReg()));
820       NewMIImplDefs.push_back(MO.getReg());
821     }
822   }
824   if (TargetRegisterInfo::isVirtualRegister(DstReg)) {
825     const TargetRegisterClass *NewRC = CP.getNewRC();
826     unsigned NewIdx = NewMI->getOperand(0).getSubReg();
828     if (NewIdx)
829       NewRC = TRI->getMatchingSuperRegClass(NewRC, DefRC, NewIdx);
830     else
831       NewRC = TRI->getCommonSubClass(NewRC, DefRC);
833     assert(NewRC && "subreg chosen for remat incompatible with instruction");
834     MRI->setRegClass(DstReg, NewRC);
836     updateRegDefsUses(DstReg, DstReg, DstIdx);
837     NewMI->getOperand(0).setSubReg(NewIdx);
838   } else if (NewMI->getOperand(0).getReg() != CopyDstReg) {
839     // The New instruction may be defining a sub-register of what's actually
840     // been asked for. If so it must implicitly define the whole thing.
841     assert(TargetRegisterInfo::isPhysicalRegister(DstReg) &&
842            "Only expect virtual or physical registers in remat");
843     NewMI->getOperand(0).setIsDead(true);
844     NewMI->addOperand(MachineOperand::CreateReg(CopyDstReg,
845                                                 true  /*IsDef*/,
846                                                 true  /*IsImp*/,
847                                                 false /*IsKill*/));
848     // Record small dead def live-ranges for all the subregisters
849     // of the destination register.
850     // Otherwise, variables that live through may miss some
851     // interferences, thus creating invalid allocation.
852     // E.g., i386 code:
853     // vreg1 = somedef ; vreg1 GR8
854     // vreg2 = remat ; vreg2 GR32
855     // CL = COPY vreg2.sub_8bit
856     // = somedef vreg1 ; vreg1 GR8
857     // =>
858     // vreg1 = somedef ; vreg1 GR8
859     // ECX<def, dead> = remat ; CL<imp-def>
860     // = somedef vreg1 ; vreg1 GR8
861     // vreg1 will see the inteferences with CL but not with CH since
862     // no live-ranges would have been created for ECX.
863     // Fix that!
864     SlotIndex NewMIIdx = LIS->getInstructionIndex(NewMI);
865     for (MCRegUnitIterator Units(NewMI->getOperand(0).getReg(), TRI);
866          Units.isValid(); ++Units)
867       if (LiveRange *LR = LIS->getCachedRegUnit(*Units))
868         LR->createDeadDef(NewMIIdx.getRegSlot(), LIS->getVNInfoAllocator());
869   }
871   if (NewMI->getOperand(0).getSubReg())
872     NewMI->getOperand(0).setIsUndef();
874   // CopyMI may have implicit operands, transfer them over to the newly
875   // rematerialized instruction. And update implicit def interval valnos.
876   for (unsigned i = CopyMI->getDesc().getNumOperands(),
877          e = CopyMI->getNumOperands(); i != e; ++i) {
878     MachineOperand &MO = CopyMI->getOperand(i);
879     if (MO.isReg()) {
880       assert(MO.isImplicit() && "No explicit operands after implict operands.");
881       // Discard VReg implicit defs.
882       if (TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
883         NewMI->addOperand(MO);
884       }
885     }
886   }
888   SlotIndex NewMIIdx = LIS->getInstructionIndex(NewMI);
889   for (unsigned i = 0, e = NewMIImplDefs.size(); i != e; ++i) {
890     unsigned Reg = NewMIImplDefs[i];
891     for (MCRegUnitIterator Units(Reg, TRI); Units.isValid(); ++Units)
892       if (LiveRange *LR = LIS->getCachedRegUnit(*Units))
893         LR->createDeadDef(NewMIIdx.getRegSlot(), LIS->getVNInfoAllocator());
894   }
896   DEBUG(dbgs() << "Remat: " << *NewMI);
897   ++NumReMats;
899   // The source interval can become smaller because we removed a use.
900   LIS->shrinkToUses(&SrcInt, &DeadDefs);
901   if (!DeadDefs.empty())
902     eliminateDeadDefs();
904   return true;
907 /// ProcessImpicitDefs may leave some copies of <undef>
908 /// values, it only removes local variables. When we have a copy like:
909 ///
910 ///   %vreg1 = COPY %vreg2<undef>
911 ///
912 /// We delete the copy and remove the corresponding value number from %vreg1.
913 /// Any uses of that value number are marked as <undef>.
914 bool RegisterCoalescer::eliminateUndefCopy(MachineInstr *CopyMI,
915                                            const CoalescerPair &CP) {
916   SlotIndex Idx = LIS->getInstructionIndex(CopyMI);
917   LiveInterval *SrcInt = &LIS->getInterval(CP.getSrcReg());
918   if (SrcInt->liveAt(Idx))
919     return false;
920   LiveInterval *DstInt = &LIS->getInterval(CP.getDstReg());
921   if (DstInt->liveAt(Idx))
922     return false;
924   // No intervals are live-in to CopyMI - it is undef.
925   if (CP.isFlipped())
926     DstInt = SrcInt;
927   SrcInt = nullptr;
929   VNInfo *DeadVNI = DstInt->getVNInfoAt(Idx.getRegSlot());
930   assert(DeadVNI && "No value defined in DstInt");
931   DstInt->removeValNo(DeadVNI);
933   // Find new undef uses.
934   for (MachineOperand &MO : MRI->reg_nodbg_operands(DstInt->reg)) {
935     if (MO.isDef() || MO.isUndef())
936       continue;
937     MachineInstr *MI = MO.getParent();
938     SlotIndex Idx = LIS->getInstructionIndex(MI);
939     if (DstInt->liveAt(Idx))
940       continue;
941     MO.setIsUndef(true);
942     DEBUG(dbgs() << "\tnew undef: " << Idx << '\t' << *MI);
943   }
944   return true;
947 /// Replace all defs and uses of SrcReg to DstReg and update the subregister
948 /// number if it is not zero. If DstReg is a physical register and the existing
949 /// subregister number of the def / use being updated is not zero, make sure to
950 /// set it to the correct physical subregister.
951 void RegisterCoalescer::updateRegDefsUses(unsigned SrcReg,
952                                           unsigned DstReg,
953                                           unsigned SubIdx) {
954   bool DstIsPhys = TargetRegisterInfo::isPhysicalRegister(DstReg);
955   LiveInterval *DstInt = DstIsPhys ? nullptr : &LIS->getInterval(DstReg);
957   SmallPtrSet<MachineInstr*, 8> Visited;
958   for (MachineRegisterInfo::reg_instr_iterator
959        I = MRI->reg_instr_begin(SrcReg), E = MRI->reg_instr_end();
960        I != E; ) {
961     MachineInstr *UseMI = &*(I++);
963     // Each instruction can only be rewritten once because sub-register
964     // composition is not always idempotent. When SrcReg != DstReg, rewriting
965     // the UseMI operands removes them from the SrcReg use-def chain, but when
966     // SrcReg is DstReg we could encounter UseMI twice if it has multiple
967     // operands mentioning the virtual register.
968     if (SrcReg == DstReg && !Visited.insert(UseMI).second)
969       continue;
971     SmallVector<unsigned,8> Ops;
972     bool Reads, Writes;
973     std::tie(Reads, Writes) = UseMI->readsWritesVirtualRegister(SrcReg, &Ops);
975     // If SrcReg wasn't read, it may still be the case that DstReg is live-in
976     // because SrcReg is a sub-register.
977     if (DstInt && !Reads && SubIdx)
978       Reads = DstInt->liveAt(LIS->getInstructionIndex(UseMI));
980     // Replace SrcReg with DstReg in all UseMI operands.
981     for (unsigned i = 0, e = Ops.size(); i != e; ++i) {
982       MachineOperand &MO = UseMI->getOperand(Ops[i]);
984       // Adjust <undef> flags in case of sub-register joins. We don't want to
985       // turn a full def into a read-modify-write sub-register def and vice
986       // versa.
987       if (SubIdx && MO.isDef())
988         MO.setIsUndef(!Reads);
990       if (DstIsPhys)
991         MO.substPhysReg(DstReg, *TRI);
992       else
993         MO.substVirtReg(DstReg, SubIdx, *TRI);
994     }
996     DEBUG({
997         dbgs() << "\t\tupdated: ";
998         if (!UseMI->isDebugValue())
999           dbgs() << LIS->getInstructionIndex(UseMI) << "\t";
1000         dbgs() << *UseMI;
1001       });
1002   }
1005 /// Return true if a copy involving a physreg should be joined.
1006 bool RegisterCoalescer::canJoinPhys(const CoalescerPair &CP) {
1007   /// Always join simple intervals that are defined by a single copy from a
1008   /// reserved register. This doesn't increase register pressure, so it is
1009   /// always beneficial.
1010   if (!MRI->isReserved(CP.getDstReg())) {
1011     DEBUG(dbgs() << "\tCan only merge into reserved registers.\n");
1012     return false;
1013   }
1015   LiveInterval &JoinVInt = LIS->getInterval(CP.getSrcReg());
1016   if (CP.isFlipped() && JoinVInt.containsOneValue())
1017     return true;
1019   DEBUG(dbgs() << "\tCannot join defs into reserved register.\n");
1020   return false;
1023 /// Attempt to join intervals corresponding to SrcReg/DstReg,
1024 /// which are the src/dst of the copy instruction CopyMI.  This returns true
1025 /// if the copy was successfully coalesced away. If it is not currently
1026 /// possible to coalesce this interval, but it may be possible if other
1027 /// things get coalesced, then it returns true by reference in 'Again'.
1028 bool RegisterCoalescer::joinCopy(MachineInstr *CopyMI, bool &Again) {
1030   Again = false;
1031   DEBUG(dbgs() << LIS->getInstructionIndex(CopyMI) << '\t' << *CopyMI);
1033   CoalescerPair CP(*TRI);
1034   if (!CP.setRegisters(CopyMI)) {
1035     DEBUG(dbgs() << "\tNot coalescable.\n");
1036     return false;
1037   }
1039   if (CP.getNewRC()) {
1040     auto SrcRC = MRI->getRegClass(CP.getSrcReg());
1041     auto DstRC = MRI->getRegClass(CP.getDstReg());
1042     unsigned SrcIdx = CP.getSrcIdx();
1043     unsigned DstIdx = CP.getDstIdx();
1044     if (CP.isFlipped()) {
1045       std::swap(SrcIdx, DstIdx);
1046       std::swap(SrcRC, DstRC);
1047     }
1048     if (!TRI->shouldCoalesce(CopyMI, SrcRC, SrcIdx, DstRC, DstIdx,
1049                             CP.getNewRC())) {
1050       DEBUG(dbgs() << "\tSubtarget bailed on coalescing.\n");
1051       return false;
1052     }
1053   }
1055   // Dead code elimination. This really should be handled by MachineDCE, but
1056   // sometimes dead copies slip through, and we can't generate invalid live
1057   // ranges.
1058   if (!CP.isPhys() && CopyMI->allDefsAreDead()) {
1059     DEBUG(dbgs() << "\tCopy is dead.\n");
1060     DeadDefs.push_back(CopyMI);
1061     eliminateDeadDefs();
1062     return true;
1063   }
1065   // Eliminate undefs.
1066   if (!CP.isPhys() && eliminateUndefCopy(CopyMI, CP)) {
1067     DEBUG(dbgs() << "\tEliminated copy of <undef> value.\n");
1068     LIS->RemoveMachineInstrFromMaps(CopyMI);
1069     CopyMI->eraseFromParent();
1070     return false;  // Not coalescable.
1071   }
1073   // Coalesced copies are normally removed immediately, but transformations
1074   // like removeCopyByCommutingDef() can inadvertently create identity copies.
1075   // When that happens, just join the values and remove the copy.
1076   if (CP.getSrcReg() == CP.getDstReg()) {
1077     LiveInterval &LI = LIS->getInterval(CP.getSrcReg());
1078     DEBUG(dbgs() << "\tCopy already coalesced: " << LI << '\n');
1079     LiveQueryResult LRQ = LI.Query(LIS->getInstructionIndex(CopyMI));
1080     if (VNInfo *DefVNI = LRQ.valueDefined()) {
1081       VNInfo *ReadVNI = LRQ.valueIn();
1082       assert(ReadVNI && "No value before copy and no <undef> flag.");
1083       assert(ReadVNI != DefVNI && "Cannot read and define the same value.");
1084       LI.MergeValueNumberInto(DefVNI, ReadVNI);
1085       DEBUG(dbgs() << "\tMerged values:          " << LI << '\n');
1086     }
1087     LIS->RemoveMachineInstrFromMaps(CopyMI);
1088     CopyMI->eraseFromParent();
1089     return true;
1090   }
1092   // Enforce policies.
1093   if (CP.isPhys()) {
1094     DEBUG(dbgs() << "\tConsidering merging " << PrintReg(CP.getSrcReg(), TRI)
1095                  << " with " << PrintReg(CP.getDstReg(), TRI, CP.getSrcIdx())
1096                  << '\n');
1097     if (!canJoinPhys(CP)) {
1098       // Before giving up coalescing, if definition of source is defined by
1099       // trivial computation, try rematerializing it.
1100       bool IsDefCopy;
1101       if (reMaterializeTrivialDef(CP, CopyMI, IsDefCopy))
1102         return true;
1103       if (IsDefCopy)
1104         Again = true;  // May be possible to coalesce later.
1105       return false;
1106     }
1107   } else {
1108     // When possible, let DstReg be the larger interval.
1109     if (!CP.isPartial() && LIS->getInterval(CP.getSrcReg()).size() >
1110                            LIS->getInterval(CP.getDstReg()).size())
1111       CP.flip();
1113     DEBUG({
1114       dbgs() << "\tConsidering merging to "
1115              << TRI->getRegClassName(CP.getNewRC()) << " with ";
1116       if (CP.getDstIdx() && CP.getSrcIdx())
1117         dbgs() << PrintReg(CP.getDstReg()) << " in "
1118                << TRI->getSubRegIndexName(CP.getDstIdx()) << " and "
1119                << PrintReg(CP.getSrcReg()) << " in "
1120                << TRI->getSubRegIndexName(CP.getSrcIdx()) << '\n';
1121       else
1122         dbgs() << PrintReg(CP.getSrcReg(), TRI) << " in "
1123                << PrintReg(CP.getDstReg(), TRI, CP.getSrcIdx()) << '\n';
1124     });
1125   }
1127   // Okay, attempt to join these two intervals.  On failure, this returns false.
1128   // Otherwise, if one of the intervals being joined is a physreg, this method
1129   // always canonicalizes DstInt to be it.  The output "SrcInt" will not have
1130   // been modified, so we can use this information below to update aliases.
1131   if (!joinIntervals(CP)) {
1132     // Coalescing failed.
1134     // If definition of source is defined by trivial computation, try
1135     // rematerializing it.
1136     bool IsDefCopy;
1137     if (reMaterializeTrivialDef(CP, CopyMI, IsDefCopy))
1138       return true;
1140     // If we can eliminate the copy without merging the live segments, do so
1141     // now.
1142     if (!CP.isPartial() && !CP.isPhys()) {
1143       if (adjustCopiesBackFrom(CP, CopyMI) ||
1144           removeCopyByCommutingDef(CP, CopyMI)) {
1145         LIS->RemoveMachineInstrFromMaps(CopyMI);
1146         CopyMI->eraseFromParent();
1147         DEBUG(dbgs() << "\tTrivial!\n");
1148         return true;
1149       }
1150     }
1152     // Otherwise, we are unable to join the intervals.
1153     DEBUG(dbgs() << "\tInterference!\n");
1154     Again = true;  // May be possible to coalesce later.
1155     return false;
1156   }
1158   // Coalescing to a virtual register that is of a sub-register class of the
1159   // other. Make sure the resulting register is set to the right register class.
1160   if (CP.isCrossClass()) {
1161     ++numCrossRCs;
1162     MRI->setRegClass(CP.getDstReg(), CP.getNewRC());
1163   }
1165   // Removing sub-register copies can ease the register class constraints.
1166   // Make sure we attempt to inflate the register class of DstReg.
1167   if (!CP.isPhys() && RegClassInfo.isProperSubClass(CP.getNewRC()))
1168     InflateRegs.push_back(CP.getDstReg());
1170   // CopyMI has been erased by joinIntervals at this point. Remove it from
1171   // ErasedInstrs since copyCoalesceWorkList() won't add a successful join back
1172   // to the work list. This keeps ErasedInstrs from growing needlessly.
1173   ErasedInstrs.erase(CopyMI);
1175   // Rewrite all SrcReg operands to DstReg.
1176   // Also update DstReg operands to include DstIdx if it is set.
1177   if (CP.getDstIdx())
1178     updateRegDefsUses(CP.getDstReg(), CP.getDstReg(), CP.getDstIdx());
1179   updateRegDefsUses(CP.getSrcReg(), CP.getDstReg(), CP.getSrcIdx());
1181   // SrcReg is guaranteed to be the register whose live interval that is
1182   // being merged.
1183   LIS->removeInterval(CP.getSrcReg());
1185   // Update regalloc hint.
1186   TRI->UpdateRegAllocHint(CP.getSrcReg(), CP.getDstReg(), *MF);
1188   DEBUG({
1189     dbgs() << "\tSuccess: " << PrintReg(CP.getSrcReg(), TRI, CP.getSrcIdx())
1190            << " -> " << PrintReg(CP.getDstReg(), TRI, CP.getDstIdx()) << '\n';
1191     dbgs() << "\tResult = ";
1192     if (CP.isPhys())
1193       dbgs() << PrintReg(CP.getDstReg(), TRI);
1194     else
1195       dbgs() << LIS->getInterval(CP.getDstReg());
1196     dbgs() << '\n';
1197   });
1199   ++numJoins;
1200   return true;
1203 /// Attempt joining with a reserved physreg.
1204 bool RegisterCoalescer::joinReservedPhysReg(CoalescerPair &CP) {
1205   assert(CP.isPhys() && "Must be a physreg copy");
1206   assert(MRI->isReserved(CP.getDstReg()) && "Not a reserved register");
1207   LiveInterval &RHS = LIS->getInterval(CP.getSrcReg());
1208   DEBUG(dbgs() << "\t\tRHS = " << RHS << '\n');
1210   assert(CP.isFlipped() && RHS.containsOneValue() &&
1211          "Invalid join with reserved register");
1213   // Optimization for reserved registers like ESP. We can only merge with a
1214   // reserved physreg if RHS has a single value that is a copy of CP.DstReg().
1215   // The live range of the reserved register will look like a set of dead defs
1216   // - we don't properly track the live range of reserved registers.
1218   // Deny any overlapping intervals.  This depends on all the reserved
1219   // register live ranges to look like dead defs.
1220   for (MCRegUnitIterator UI(CP.getDstReg(), TRI); UI.isValid(); ++UI)
1221     if (RHS.overlaps(LIS->getRegUnit(*UI))) {
1222       DEBUG(dbgs() << "\t\tInterference: " << PrintRegUnit(*UI, TRI) << '\n');
1223       return false;
1224     }
1226   // Skip any value computations, we are not adding new values to the
1227   // reserved register.  Also skip merging the live ranges, the reserved
1228   // register live range doesn't need to be accurate as long as all the
1229   // defs are there.
1231   // Delete the identity copy.
1232   MachineInstr *CopyMI = MRI->getVRegDef(RHS.reg);
1233   LIS->RemoveMachineInstrFromMaps(CopyMI);
1234   CopyMI->eraseFromParent();
1236   // We don't track kills for reserved registers.
1237   MRI->clearKillFlags(CP.getSrcReg());
1239   return true;
1242 //===----------------------------------------------------------------------===//
1243 //                 Interference checking and interval joining
1244 //===----------------------------------------------------------------------===//
1245 //
1246 // In the easiest case, the two live ranges being joined are disjoint, and
1247 // there is no interference to consider. It is quite common, though, to have
1248 // overlapping live ranges, and we need to check if the interference can be
1249 // resolved.
1250 //
1251 // The live range of a single SSA value forms a sub-tree of the dominator tree.
1252 // This means that two SSA values overlap if and only if the def of one value
1253 // is contained in the live range of the other value. As a special case, the
1254 // overlapping values can be defined at the same index.
1255 //
1256 // The interference from an overlapping def can be resolved in these cases:
1257 //
1258 // 1. Coalescable copies. The value is defined by a copy that would become an
1259 //    identity copy after joining SrcReg and DstReg. The copy instruction will
1260 //    be removed, and the value will be merged with the source value.
1261 //
1262 //    There can be several copies back and forth, causing many values to be
1263 //    merged into one. We compute a list of ultimate values in the joined live
1264 //    range as well as a mappings from the old value numbers.
1265 //
1266 // 2. IMPLICIT_DEF. This instruction is only inserted to ensure all PHI
1267 //    predecessors have a live out value. It doesn't cause real interference,
1268 //    and can be merged into the value it overlaps. Like a coalescable copy, it
1269 //    can be erased after joining.
1270 //
1271 // 3. Copy of external value. The overlapping def may be a copy of a value that
1272 //    is already in the other register. This is like a coalescable copy, but
1273 //    the live range of the source register must be trimmed after erasing the
1274 //    copy instruction:
1275 //
1276 //      %src = COPY %ext
1277 //      %dst = COPY %ext  <-- Remove this COPY, trim the live range of %ext.
1278 //
1279 // 4. Clobbering undefined lanes. Vector registers are sometimes built by
1280 //    defining one lane at a time:
1281 //
1282 //      %dst:ssub0<def,read-undef> = FOO
1283 //      %src = BAR
1284 //      %dst:ssub1<def> = COPY %src
1285 //
1286 //    The live range of %src overlaps the %dst value defined by FOO, but
1287 //    merging %src into %dst:ssub1 is only going to clobber the ssub1 lane
1288 //    which was undef anyway.
1289 //
1290 //    The value mapping is more complicated in this case. The final live range
1291 //    will have different value numbers for both FOO and BAR, but there is no
1292 //    simple mapping from old to new values. It may even be necessary to add
1293 //    new PHI values.
1294 //
1295 // 5. Clobbering dead lanes. A def may clobber a lane of a vector register that
1296 //    is live, but never read. This can happen because we don't compute
1297 //    individual live ranges per lane.
1298 //
1299 //      %dst<def> = FOO
1300 //      %src = BAR
1301 //      %dst:ssub1<def> = COPY %src
1302 //
1303 //    This kind of interference is only resolved locally. If the clobbered
1304 //    lane value escapes the block, the join is aborted.
1306 namespace {
1307 /// Track information about values in a single virtual register about to be
1308 /// joined. Objects of this class are always created in pairs - one for each
1309 /// side of the CoalescerPair.
1310 class JoinVals {
1311   LiveInterval &LI;
1313   // Location of this register in the final joined register.
1314   // Either CP.DstIdx or CP.SrcIdx.
1315   unsigned SubIdx;
1317   // Values that will be present in the final live range.
1318   SmallVectorImpl<VNInfo*> &NewVNInfo;
1320   const CoalescerPair &CP;
1321   LiveIntervals *LIS;
1322   SlotIndexes *Indexes;
1323   const TargetRegisterInfo *TRI;
1325   // Value number assignments. Maps value numbers in LI to entries in NewVNInfo.
1326   // This is suitable for passing to LiveInterval::join().
1327   SmallVector<int, 8> Assignments;
1329   // Conflict resolution for overlapping values.
1330   enum ConflictResolution {
1331     // No overlap, simply keep this value.
1332     CR_Keep,
1334     // Merge this value into OtherVNI and erase the defining instruction.
1335     // Used for IMPLICIT_DEF, coalescable copies, and copies from external
1336     // values.
1337     CR_Erase,
1339     // Merge this value into OtherVNI but keep the defining instruction.
1340     // This is for the special case where OtherVNI is defined by the same
1341     // instruction.
1342     CR_Merge,
1344     // Keep this value, and have it replace OtherVNI where possible. This
1345     // complicates value mapping since OtherVNI maps to two different values
1346     // before and after this def.
1347     // Used when clobbering undefined or dead lanes.
1348     CR_Replace,
1350     // Unresolved conflict. Visit later when all values have been mapped.
1351     CR_Unresolved,
1353     // Unresolvable conflict. Abort the join.
1354     CR_Impossible
1355   };
1357   // Per-value info for LI. The lane bit masks are all relative to the final
1358   // joined register, so they can be compared directly between SrcReg and
1359   // DstReg.
1360   struct Val {
1361     ConflictResolution Resolution;
1363     // Lanes written by this def, 0 for unanalyzed values.
1364     unsigned WriteLanes;
1366     // Lanes with defined values in this register. Other lanes are undef and
1367     // safe to clobber.
1368     unsigned ValidLanes;
1370     // Value in LI being redefined by this def.
1371     VNInfo *RedefVNI;
1373     // Value in the other live range that overlaps this def, if any.
1374     VNInfo *OtherVNI;
1376     // Is this value an IMPLICIT_DEF that can be erased?
1377     //
1378     // IMPLICIT_DEF values should only exist at the end of a basic block that
1379     // is a predecessor to a phi-value. These IMPLICIT_DEF instructions can be
1380     // safely erased if they are overlapping a live value in the other live
1381     // interval.
1382     //
1383     // Weird control flow graphs and incomplete PHI handling in
1384     // ProcessImplicitDefs can very rarely create IMPLICIT_DEF values with
1385     // longer live ranges. Such IMPLICIT_DEF values should be treated like
1386     // normal values.
1387     bool ErasableImplicitDef;
1389     // True when the live range of this value will be pruned because of an
1390     // overlapping CR_Replace value in the other live range.
1391     bool Pruned;
1393     // True once Pruned above has been computed.
1394     bool PrunedComputed;
1396     Val() : Resolution(CR_Keep), WriteLanes(0), ValidLanes(0),
1397             RedefVNI(nullptr), OtherVNI(nullptr), ErasableImplicitDef(false),
1398             Pruned(false), PrunedComputed(false) {}
1400     bool isAnalyzed() const { return WriteLanes != 0; }
1401   };
1403   // One entry per value number in LI.
1404   SmallVector<Val, 8> Vals;
1406   unsigned computeWriteLanes(const MachineInstr *DefMI, bool &Redef);
1407   VNInfo *stripCopies(VNInfo *VNI);
1408   ConflictResolution analyzeValue(unsigned ValNo, JoinVals &Other);
1409   void computeAssignment(unsigned ValNo, JoinVals &Other);
1410   bool taintExtent(unsigned, unsigned, JoinVals&,
1411                    SmallVectorImpl<std::pair<SlotIndex, unsigned> >&);
1412   bool usesLanes(MachineInstr *MI, unsigned, unsigned, unsigned);
1413   bool isPrunedValue(unsigned ValNo, JoinVals &Other);
1415 public:
1416   JoinVals(LiveInterval &li, unsigned subIdx,
1417            SmallVectorImpl<VNInfo*> &newVNInfo,
1418            const CoalescerPair &cp,
1419            LiveIntervals *lis,
1420            const TargetRegisterInfo *tri)
1421     : LI(li), SubIdx(subIdx), NewVNInfo(newVNInfo), CP(cp), LIS(lis),
1422       Indexes(LIS->getSlotIndexes()), TRI(tri),
1423       Assignments(LI.getNumValNums(), -1), Vals(LI.getNumValNums())
1424   {}
1426   /// Analyze defs in LI and compute a value mapping in NewVNInfo.
1427   /// Returns false if any conflicts were impossible to resolve.
1428   bool mapValues(JoinVals &Other);
1430   /// Try to resolve conflicts that require all values to be mapped.
1431   /// Returns false if any conflicts were impossible to resolve.
1432   bool resolveConflicts(JoinVals &Other);
1434   /// Prune the live range of values in Other.LI where they would conflict with
1435   /// CR_Replace values in LI. Collect end points for restoring the live range
1436   /// after joining.
1437   void pruneValues(JoinVals &Other, SmallVectorImpl<SlotIndex> &EndPoints);
1439   /// Erase any machine instructions that have been coalesced away.
1440   /// Add erased instructions to ErasedInstrs.
1441   /// Add foreign virtual registers to ShrinkRegs if their live range ended at
1442   /// the erased instrs.
1443   void eraseInstrs(SmallPtrSetImpl<MachineInstr*> &ErasedInstrs,
1444                    SmallVectorImpl<unsigned> &ShrinkRegs);
1446   /// Get the value assignments suitable for passing to LiveInterval::join.
1447   const int *getAssignments() const { return Assignments.data(); }
1448 };
1449 } // end anonymous namespace
1451 /// Compute the bitmask of lanes actually written by DefMI.
1452 /// Set Redef if there are any partial register definitions that depend on the
1453 /// previous value of the register.
1454 unsigned JoinVals::computeWriteLanes(const MachineInstr *DefMI, bool &Redef) {
1455   unsigned L = 0;
1456   for (ConstMIOperands MO(DefMI); MO.isValid(); ++MO) {
1457     if (!MO->isReg() || MO->getReg() != LI.reg || !MO->isDef())
1458       continue;
1459     L |= TRI->getSubRegIndexLaneMask(
1460            TRI->composeSubRegIndices(SubIdx, MO->getSubReg()));
1461     if (MO->readsReg())
1462       Redef = true;
1463   }
1464   return L;
1467 /// Find the ultimate value that VNI was copied from.
1468 VNInfo *JoinVals::stripCopies(VNInfo *VNI) {
1469   while (!VNI->isPHIDef()) {
1470     MachineInstr *MI = Indexes->getInstructionFromIndex(VNI->def);
1471     assert(MI && "No defining instruction");
1472     if (!MI->isFullCopy())
1473       break;
1474     unsigned Reg = MI->getOperand(1).getReg();
1475     if (!TargetRegisterInfo::isVirtualRegister(Reg))
1476       break;
1477     LiveQueryResult LRQ = LIS->getInterval(Reg).Query(VNI->def);
1478     if (!LRQ.valueIn())
1479       break;
1480     VNI = LRQ.valueIn();
1481   }
1482   return VNI;
1485 /// Analyze ValNo in this live range, and set all fields of Vals[ValNo].
1486 /// Return a conflict resolution when possible, but leave the hard cases as
1487 /// CR_Unresolved.
1488 /// Recursively calls computeAssignment() on this and Other, guaranteeing that
1489 /// both OtherVNI and RedefVNI have been analyzed and mapped before returning.
1490 /// The recursion always goes upwards in the dominator tree, making loops
1491 /// impossible.
1492 JoinVals::ConflictResolution
1493 JoinVals::analyzeValue(unsigned ValNo, JoinVals &Other) {
1494   Val &V = Vals[ValNo];
1495   assert(!V.isAnalyzed() && "Value has already been analyzed!");
1496   VNInfo *VNI = LI.getValNumInfo(ValNo);
1497   if (VNI->isUnused()) {
1498     V.WriteLanes = ~0u;
1499     return CR_Keep;
1500   }
1502   // Get the instruction defining this value, compute the lanes written.
1503   const MachineInstr *DefMI = nullptr;
1504   if (VNI->isPHIDef()) {
1505     // Conservatively assume that all lanes in a PHI are valid.
1506     V.ValidLanes = V.WriteLanes = TRI->getSubRegIndexLaneMask(SubIdx);
1507   } else {
1508     DefMI = Indexes->getInstructionFromIndex(VNI->def);
1509     bool Redef = false;
1510     V.ValidLanes = V.WriteLanes = computeWriteLanes(DefMI, Redef);
1512     // If this is a read-modify-write instruction, there may be more valid
1513     // lanes than the ones written by this instruction.
1514     // This only covers partial redef operands. DefMI may have normal use
1515     // operands reading the register. They don't contribute valid lanes.
1516     //
1517     // This adds ssub1 to the set of valid lanes in %src:
1518     //
1519     //   %src:ssub1<def> = FOO
1520     //
1521     // This leaves only ssub1 valid, making any other lanes undef:
1522     //
1523     //   %src:ssub1<def,read-undef> = FOO %src:ssub2
1524     //
1525     // The <read-undef> flag on the def operand means that old lane values are
1526     // not important.
1527     if (Redef) {
1528       V.RedefVNI = LI.Query(VNI->def).valueIn();
1529       assert(V.RedefVNI && "Instruction is reading nonexistent value");
1530       computeAssignment(V.RedefVNI->id, Other);
1531       V.ValidLanes |= Vals[V.RedefVNI->id].ValidLanes;
1532     }
1534     // An IMPLICIT_DEF writes undef values.
1535     if (DefMI->isImplicitDef()) {
1536       // We normally expect IMPLICIT_DEF values to be live only until the end
1537       // of their block. If the value is really live longer and gets pruned in
1538       // another block, this flag is cleared again.
1539       V.ErasableImplicitDef = true;
1540       V.ValidLanes &= ~V.WriteLanes;
1541     }
1542   }
1544   // Find the value in Other that overlaps VNI->def, if any.
1545   LiveQueryResult OtherLRQ = Other.LI.Query(VNI->def);
1547   // It is possible that both values are defined by the same instruction, or
1548   // the values are PHIs defined in the same block. When that happens, the two
1549   // values should be merged into one, but not into any preceding value.
1550   // The first value defined or visited gets CR_Keep, the other gets CR_Merge.
1551   if (VNInfo *OtherVNI = OtherLRQ.valueDefined()) {
1552     assert(SlotIndex::isSameInstr(VNI->def, OtherVNI->def) && "Broken LRQ");
1554     // One value stays, the other is merged. Keep the earlier one, or the first
1555     // one we see.
1556     if (OtherVNI->def < VNI->def)
1557       Other.computeAssignment(OtherVNI->id, *this);
1558     else if (VNI->def < OtherVNI->def && OtherLRQ.valueIn()) {
1559       // This is an early-clobber def overlapping a live-in value in the other
1560       // register. Not mergeable.
1561       V.OtherVNI = OtherLRQ.valueIn();
1562       return CR_Impossible;
1563     }
1564     V.OtherVNI = OtherVNI;
1565     Val &OtherV = Other.Vals[OtherVNI->id];
1566     // Keep this value, check for conflicts when analyzing OtherVNI.
1567     if (!OtherV.isAnalyzed())
1568       return CR_Keep;
1569     // Both sides have been analyzed now.
1570     // Allow overlapping PHI values. Any real interference would show up in a
1571     // predecessor, the PHI itself can't introduce any conflicts.
1572     if (VNI->isPHIDef())
1573       return CR_Merge;
1574     if (V.ValidLanes & OtherV.ValidLanes)
1575       // Overlapping lanes can't be resolved.
1576       return CR_Impossible;
1577     else
1578       return CR_Merge;
1579   }
1581   // No simultaneous def. Is Other live at the def?
1582   V.OtherVNI = OtherLRQ.valueIn();
1583   if (!V.OtherVNI)
1584     // No overlap, no conflict.
1585     return CR_Keep;
1587   assert(!SlotIndex::isSameInstr(VNI->def, V.OtherVNI->def) && "Broken LRQ");
1589   // We have overlapping values, or possibly a kill of Other.
1590   // Recursively compute assignments up the dominator tree.
1591   Other.computeAssignment(V.OtherVNI->id, *this);
1592   Val &OtherV = Other.Vals[V.OtherVNI->id];
1594   // Check if OtherV is an IMPLICIT_DEF that extends beyond its basic block.
1595   // This shouldn't normally happen, but ProcessImplicitDefs can leave such
1596   // IMPLICIT_DEF instructions behind, and there is nothing wrong with it
1597   // technically.
1598   //
1599   // WHen it happens, treat that IMPLICIT_DEF as a normal value, and don't try
1600   // to erase the IMPLICIT_DEF instruction.
1601   if (OtherV.ErasableImplicitDef && DefMI &&
1602       DefMI->getParent() != Indexes->getMBBFromIndex(V.OtherVNI->def)) {
1603     DEBUG(dbgs() << "IMPLICIT_DEF defined at " << V.OtherVNI->def
1604                  << " extends into BB#" << DefMI->getParent()->getNumber()
1605                  << ", keeping it.\n");
1606     OtherV.ErasableImplicitDef = false;
1607   }
1609   // Allow overlapping PHI values. Any real interference would show up in a
1610   // predecessor, the PHI itself can't introduce any conflicts.
1611   if (VNI->isPHIDef())
1612     return CR_Replace;
1614   // Check for simple erasable conflicts.
1615   if (DefMI->isImplicitDef())
1616     return CR_Erase;
1618   // Include the non-conflict where DefMI is a coalescable copy that kills
1619   // OtherVNI. We still want the copy erased and value numbers merged.
1620   if (CP.isCoalescable(DefMI)) {
1621     // Some of the lanes copied from OtherVNI may be undef, making them undef
1622     // here too.
1623     V.ValidLanes &= ~V.WriteLanes | OtherV.ValidLanes;
1624     return CR_Erase;
1625   }
1627   // This may not be a real conflict if DefMI simply kills Other and defines
1628   // VNI.
1629   if (OtherLRQ.isKill() && OtherLRQ.endPoint() <= VNI->def)
1630     return CR_Keep;
1632   // Handle the case where VNI and OtherVNI can be proven to be identical:
1633   //
1634   //   %other = COPY %ext
1635   //   %this  = COPY %ext <-- Erase this copy
1636   //
1637   if (DefMI->isFullCopy() && !CP.isPartial() &&
1638       stripCopies(VNI) == stripCopies(V.OtherVNI))
1639     return CR_Erase;
1641   // If the lanes written by this instruction were all undef in OtherVNI, it is
1642   // still safe to join the live ranges. This can't be done with a simple value
1643   // mapping, though - OtherVNI will map to multiple values:
1644   //
1645   //   1 %dst:ssub0 = FOO                <-- OtherVNI
1646   //   2 %src = BAR                      <-- VNI
1647   //   3 %dst:ssub1 = COPY %src<kill>    <-- Eliminate this copy.
1648   //   4 BAZ %dst<kill>
1649   //   5 QUUX %src<kill>
1650   //
1651   // Here OtherVNI will map to itself in [1;2), but to VNI in [2;5). CR_Replace
1652   // handles this complex value mapping.
1653   if ((V.WriteLanes & OtherV.ValidLanes) == 0)
1654     return CR_Replace;
1656   // If the other live range is killed by DefMI and the live ranges are still
1657   // overlapping, it must be because we're looking at an early clobber def:
1658   //
1659   //   %dst<def,early-clobber> = ASM %src<kill>
1660   //
1661   // In this case, it is illegal to merge the two live ranges since the early
1662   // clobber def would clobber %src before it was read.
1663   if (OtherLRQ.isKill()) {
1664     // This case where the def doesn't overlap the kill is handled above.
1665     assert(VNI->def.isEarlyClobber() &&
1666            "Only early clobber defs can overlap a kill");
1667     return CR_Impossible;
1668   }
1670   // VNI is clobbering live lanes in OtherVNI, but there is still the
1671   // possibility that no instructions actually read the clobbered lanes.
1672   // If we're clobbering all the lanes in OtherVNI, at least one must be read.
1673   // Otherwise Other.LI wouldn't be live here.
1674   if ((TRI->getSubRegIndexLaneMask(Other.SubIdx) & ~V.WriteLanes) == 0)
1675     return CR_Impossible;
1677   // We need to verify that no instructions are reading the clobbered lanes. To
1678   // save compile time, we'll only check that locally. Don't allow the tainted
1679   // value to escape the basic block.
1680   MachineBasicBlock *MBB = Indexes->getMBBFromIndex(VNI->def);
1681   if (OtherLRQ.endPoint() >= Indexes->getMBBEndIdx(MBB))
1682     return CR_Impossible;
1684   // There are still some things that could go wrong besides clobbered lanes
1685   // being read, for example OtherVNI may be only partially redefined in MBB,
1686   // and some clobbered lanes could escape the block. Save this analysis for
1687   // resolveConflicts() when all values have been mapped. We need to know
1688   // RedefVNI and WriteLanes for any later defs in MBB, and we can't compute
1689   // that now - the recursive analyzeValue() calls must go upwards in the
1690   // dominator tree.
1691   return CR_Unresolved;
1694 /// Compute the value assignment for ValNo in LI.
1695 /// This may be called recursively by analyzeValue(), but never for a ValNo on
1696 /// the stack.
1697 void JoinVals::computeAssignment(unsigned ValNo, JoinVals &Other) {
1698   Val &V = Vals[ValNo];
1699   if (V.isAnalyzed()) {
1700     // Recursion should always move up the dominator tree, so ValNo is not
1701     // supposed to reappear before it has been assigned.
1702     assert(Assignments[ValNo] != -1 && "Bad recursion?");
1703     return;
1704   }
1705   switch ((V.Resolution = analyzeValue(ValNo, Other))) {
1706   case CR_Erase:
1707   case CR_Merge:
1708     // Merge this ValNo into OtherVNI.
1709     assert(V.OtherVNI && "OtherVNI not assigned, can't merge.");
1710     assert(Other.Vals[V.OtherVNI->id].isAnalyzed() && "Missing recursion");
1711     Assignments[ValNo] = Other.Assignments[V.OtherVNI->id];
1712     DEBUG(dbgs() << "\t\tmerge " << PrintReg(LI.reg) << ':' << ValNo << '@'
1713                  << LI.getValNumInfo(ValNo)->def << " into "
1714                  << PrintReg(Other.LI.reg) << ':' << V.OtherVNI->id << '@'
1715                  << V.OtherVNI->def << " --> @"
1716                  << NewVNInfo[Assignments[ValNo]]->def << '\n');
1717     break;
1718   case CR_Replace:
1719   case CR_Unresolved:
1720     // The other value is going to be pruned if this join is successful.
1721     assert(V.OtherVNI && "OtherVNI not assigned, can't prune");
1722     Other.Vals[V.OtherVNI->id].Pruned = true;
1723     // Fall through.
1724   default:
1725     // This value number needs to go in the final joined live range.
1726     Assignments[ValNo] = NewVNInfo.size();
1727     NewVNInfo.push_back(LI.getValNumInfo(ValNo));
1728     break;
1729   }
1732 bool JoinVals::mapValues(JoinVals &Other) {
1733   for (unsigned i = 0, e = LI.getNumValNums(); i != e; ++i) {
1734     computeAssignment(i, Other);
1735     if (Vals[i].Resolution == CR_Impossible) {
1736       DEBUG(dbgs() << "\t\tinterference at " << PrintReg(LI.reg) << ':' << i
1737                    << '@' << LI.getValNumInfo(i)->def << '\n');
1738       return false;
1739     }
1740   }
1741   return true;
1744 /// Assuming ValNo is going to clobber some valid lanes in Other.LI, compute
1745 /// the extent of the tainted lanes in the block.
1746 ///
1747 /// Multiple values in Other.LI can be affected since partial redefinitions can
1748 /// preserve previously tainted lanes.
1749 ///
1750 ///   1 %dst = VLOAD           <-- Define all lanes in %dst
1751 ///   2 %src = FOO             <-- ValNo to be joined with %dst:ssub0
1752 ///   3 %dst:ssub1 = BAR       <-- Partial redef doesn't clear taint in ssub0
1753 ///   4 %dst:ssub0 = COPY %src <-- Conflict resolved, ssub0 wasn't read
1754 ///
1755 /// For each ValNo in Other that is affected, add an (EndIndex, TaintedLanes)
1756 /// entry to TaintedVals.
1757 ///
1758 /// Returns false if the tainted lanes extend beyond the basic block.
1759 bool JoinVals::
1760 taintExtent(unsigned ValNo, unsigned TaintedLanes, JoinVals &Other,
1761             SmallVectorImpl<std::pair<SlotIndex, unsigned> > &TaintExtent) {
1762   VNInfo *VNI = LI.getValNumInfo(ValNo);
1763   MachineBasicBlock *MBB = Indexes->getMBBFromIndex(VNI->def);
1764   SlotIndex MBBEnd = Indexes->getMBBEndIdx(MBB);
1766   // Scan Other.LI from VNI.def to MBBEnd.
1767   LiveInterval::iterator OtherI = Other.LI.find(VNI->def);
1768   assert(OtherI != Other.LI.end() && "No conflict?");
1769   do {
1770     // OtherI is pointing to a tainted value. Abort the join if the tainted
1771     // lanes escape the block.
1772     SlotIndex End = OtherI->end;
1773     if (End >= MBBEnd) {
1774       DEBUG(dbgs() << "\t\ttaints global " << PrintReg(Other.LI.reg) << ':'
1775                    << OtherI->valno->id << '@' << OtherI->start << '\n');
1776       return false;
1777     }
1778     DEBUG(dbgs() << "\t\ttaints local " << PrintReg(Other.LI.reg) << ':'
1779                  << OtherI->valno->id << '@' << OtherI->start
1780                  << " to " << End << '\n');
1781     // A dead def is not a problem.
1782     if (End.isDead())
1783       break;
1784     TaintExtent.push_back(std::make_pair(End, TaintedLanes));
1786     // Check for another def in the MBB.
1787     if (++OtherI == Other.LI.end() || OtherI->start >= MBBEnd)
1788       break;
1790     // Lanes written by the new def are no longer tainted.
1791     const Val &OV = Other.Vals[OtherI->valno->id];
1792     TaintedLanes &= ~OV.WriteLanes;
1793     if (!OV.RedefVNI)
1794       break;
1795   } while (TaintedLanes);
1796   return true;
1799 /// Return true if MI uses any of the given Lanes from Reg.
1800 /// This does not include partial redefinitions of Reg.
1801 bool JoinVals::usesLanes(MachineInstr *MI, unsigned Reg, unsigned SubIdx,
1802                          unsigned Lanes) {
1803   if (MI->isDebugValue())
1804     return false;
1805   for (ConstMIOperands MO(MI); MO.isValid(); ++MO) {
1806     if (!MO->isReg() || MO->isDef() || MO->getReg() != Reg)
1807       continue;
1808     if (!MO->readsReg())
1809       continue;
1810     if (Lanes & TRI->getSubRegIndexLaneMask(
1811                   TRI->composeSubRegIndices(SubIdx, MO->getSubReg())))
1812       return true;
1813   }
1814   return false;
1817 bool JoinVals::resolveConflicts(JoinVals &Other) {
1818   for (unsigned i = 0, e = LI.getNumValNums(); i != e; ++i) {
1819     Val &V = Vals[i];
1820     assert (V.Resolution != CR_Impossible && "Unresolvable conflict");
1821     if (V.Resolution != CR_Unresolved)
1822       continue;
1823     DEBUG(dbgs() << "\t\tconflict at " << PrintReg(LI.reg) << ':' << i
1824                  << '@' << LI.getValNumInfo(i)->def << '\n');
1825     ++NumLaneConflicts;
1826     assert(V.OtherVNI && "Inconsistent conflict resolution.");
1827     VNInfo *VNI = LI.getValNumInfo(i);
1828     const Val &OtherV = Other.Vals[V.OtherVNI->id];
1830     // VNI is known to clobber some lanes in OtherVNI. If we go ahead with the
1831     // join, those lanes will be tainted with a wrong value. Get the extent of
1832     // the tainted lanes.
1833     unsigned TaintedLanes = V.WriteLanes & OtherV.ValidLanes;
1834     SmallVector<std::pair<SlotIndex, unsigned>, 8> TaintExtent;
1835     if (!taintExtent(i, TaintedLanes, Other, TaintExtent))
1836       // Tainted lanes would extend beyond the basic block.
1837       return false;
1839     assert(!TaintExtent.empty() && "There should be at least one conflict.");
1841     // Now look at the instructions from VNI->def to TaintExtent (inclusive).
1842     MachineBasicBlock *MBB = Indexes->getMBBFromIndex(VNI->def);
1843     MachineBasicBlock::iterator MI = MBB->begin();
1844     if (!VNI->isPHIDef()) {
1845       MI = Indexes->getInstructionFromIndex(VNI->def);
1846       // No need to check the instruction defining VNI for reads.
1847       ++MI;
1848     }
1849     assert(!SlotIndex::isSameInstr(VNI->def, TaintExtent.front().first) &&
1850            "Interference ends on VNI->def. Should have been handled earlier");
1851     MachineInstr *LastMI =
1852       Indexes->getInstructionFromIndex(TaintExtent.front().first);
1853     assert(LastMI && "Range must end at a proper instruction");
1854     unsigned TaintNum = 0;
1855     for(;;) {
1856       assert(MI != MBB->end() && "Bad LastMI");
1857       if (usesLanes(MI, Other.LI.reg, Other.SubIdx, TaintedLanes)) {
1858         DEBUG(dbgs() << "\t\ttainted lanes used by: " << *MI);
1859         return false;
1860       }
1861       // LastMI is the last instruction to use the current value.
1862       if (&*MI == LastMI) {
1863         if (++TaintNum == TaintExtent.size())
1864           break;
1865         LastMI = Indexes->getInstructionFromIndex(TaintExtent[TaintNum].first);
1866         assert(LastMI && "Range must end at a proper instruction");
1867         TaintedLanes = TaintExtent[TaintNum].second;
1868       }
1869       ++MI;
1870     }
1872     // The tainted lanes are unused.
1873     V.Resolution = CR_Replace;
1874     ++NumLaneResolves;
1875   }
1876   return true;
1879 // Determine if ValNo is a copy of a value number in LI or Other.LI that will
1880 // be pruned:
1881 //
1882 //   %dst = COPY %src
1883 //   %src = COPY %dst  <-- This value to be pruned.
1884 //   %dst = COPY %src  <-- This value is a copy of a pruned value.
1885 //
1886 bool JoinVals::isPrunedValue(unsigned ValNo, JoinVals &Other) {
1887   Val &V = Vals[ValNo];
1888   if (V.Pruned || V.PrunedComputed)
1889     return V.Pruned;
1891   if (V.Resolution != CR_Erase && V.Resolution != CR_Merge)
1892     return V.Pruned;
1894   // Follow copies up the dominator tree and check if any intermediate value
1895   // has been pruned.
1896   V.PrunedComputed = true;
1897   V.Pruned = Other.isPrunedValue(V.OtherVNI->id, *this);
1898   return V.Pruned;
1901 void JoinVals::pruneValues(JoinVals &Other,
1902                            SmallVectorImpl<SlotIndex> &EndPoints) {
1903   for (unsigned i = 0, e = LI.getNumValNums(); i != e; ++i) {
1904     SlotIndex Def = LI.getValNumInfo(i)->def;
1905     switch (Vals[i].Resolution) {
1906     case CR_Keep:
1907       break;
1908     case CR_Replace: {
1909       // This value takes precedence over the value in Other.LI.
1910       LIS->pruneValue(&Other.LI, Def, &EndPoints);
1911       // Check if we're replacing an IMPLICIT_DEF value. The IMPLICIT_DEF
1912       // instructions are only inserted to provide a live-out value for PHI
1913       // predecessors, so the instruction should simply go away once its value
1914       // has been replaced.
1915       Val &OtherV = Other.Vals[Vals[i].OtherVNI->id];
1916       bool EraseImpDef = OtherV.ErasableImplicitDef &&
1917                          OtherV.Resolution == CR_Keep;
1918       if (!Def.isBlock()) {
1919         // Remove <def,read-undef> flags. This def is now a partial redef.
1920         // Also remove <def,dead> flags since the joined live range will
1921         // continue past this instruction.
1922         for (MIOperands MO(Indexes->getInstructionFromIndex(Def));
1923              MO.isValid(); ++MO)
1924           if (MO->isReg() && MO->isDef() && MO->getReg() == LI.reg) {
1925             MO->setIsUndef(EraseImpDef);
1926             MO->setIsDead(false);
1927           }
1928         // This value will reach instructions below, but we need to make sure
1929         // the live range also reaches the instruction at Def.
1930         if (!EraseImpDef)
1931           EndPoints.push_back(Def);
1932       }
1933       DEBUG(dbgs() << "\t\tpruned " << PrintReg(Other.LI.reg) << " at " << Def
1934                    << ": " << Other.LI << '\n');
1935       break;
1936     }
1937     case CR_Erase:
1938     case CR_Merge:
1939       if (isPrunedValue(i, Other)) {
1940         // This value is ultimately a copy of a pruned value in LI or Other.LI.
1941         // We can no longer trust the value mapping computed by
1942         // computeAssignment(), the value that was originally copied could have
1943         // been replaced.
1944         LIS->pruneValue(&LI, Def, &EndPoints);
1945         DEBUG(dbgs() << "\t\tpruned all of " << PrintReg(LI.reg) << " at "
1946                      << Def << ": " << LI << '\n');
1947       }
1948       break;
1949     case CR_Unresolved:
1950     case CR_Impossible:
1951       llvm_unreachable("Unresolved conflicts");
1952     }
1953   }
1956 void JoinVals::eraseInstrs(SmallPtrSetImpl<MachineInstr*> &ErasedInstrs,
1957                            SmallVectorImpl<unsigned> &ShrinkRegs) {
1958   for (unsigned i = 0, e = LI.getNumValNums(); i != e; ++i) {
1959     // Get the def location before markUnused() below invalidates it.
1960     SlotIndex Def = LI.getValNumInfo(i)->def;
1961     switch (Vals[i].Resolution) {
1962     case CR_Keep:
1963       // If an IMPLICIT_DEF value is pruned, it doesn't serve a purpose any
1964       // longer. The IMPLICIT_DEF instructions are only inserted by
1965       // PHIElimination to guarantee that all PHI predecessors have a value.
1966       if (!Vals[i].ErasableImplicitDef || !Vals[i].Pruned)
1967         break;
1968       // Remove value number i from LI. Note that this VNInfo is still present
1969       // in NewVNInfo, so it will appear as an unused value number in the final
1970       // joined interval.
1971       LI.getValNumInfo(i)->markUnused();
1972       LI.removeValNo(LI.getValNumInfo(i));
1973       DEBUG(dbgs() << "\t\tremoved " << i << '@' << Def << ": " << LI << '\n');
1974       // FALL THROUGH.
1976     case CR_Erase: {
1977       MachineInstr *MI = Indexes->getInstructionFromIndex(Def);
1978       assert(MI && "No instruction to erase");
1979       if (MI->isCopy()) {
1980         unsigned Reg = MI->getOperand(1).getReg();
1981         if (TargetRegisterInfo::isVirtualRegister(Reg) &&
1982             Reg != CP.getSrcReg() && Reg != CP.getDstReg())
1983           ShrinkRegs.push_back(Reg);
1984       }
1985       ErasedInstrs.insert(MI);
1986       DEBUG(dbgs() << "\t\terased:\t" << Def << '\t' << *MI);
1987       LIS->RemoveMachineInstrFromMaps(MI);
1988       MI->eraseFromParent();
1989       break;
1990     }
1991     default:
1992       break;
1993     }
1994   }
1997 bool RegisterCoalescer::joinVirtRegs(CoalescerPair &CP) {
1998   SmallVector<VNInfo*, 16> NewVNInfo;
1999   LiveInterval &RHS = LIS->getInterval(CP.getSrcReg());
2000   LiveInterval &LHS = LIS->getInterval(CP.getDstReg());
2001   JoinVals RHSVals(RHS, CP.getSrcIdx(), NewVNInfo, CP, LIS, TRI);
2002   JoinVals LHSVals(LHS, CP.getDstIdx(), NewVNInfo, CP, LIS, TRI);
2004   DEBUG(dbgs() << "\t\tRHS = " << RHS
2005                << "\n\t\tLHS = " << LHS
2006                << '\n');
2008   // First compute NewVNInfo and the simple value mappings.
2009   // Detect impossible conflicts early.
2010   if (!LHSVals.mapValues(RHSVals) || !RHSVals.mapValues(LHSVals))
2011     return false;
2013   // Some conflicts can only be resolved after all values have been mapped.
2014   if (!LHSVals.resolveConflicts(RHSVals) || !RHSVals.resolveConflicts(LHSVals))
2015     return false;
2017   // All clear, the live ranges can be merged.
2019   // The merging algorithm in LiveInterval::join() can't handle conflicting
2020   // value mappings, so we need to remove any live ranges that overlap a
2021   // CR_Replace resolution. Collect a set of end points that can be used to
2022   // restore the live range after joining.
2023   SmallVector<SlotIndex, 8> EndPoints;
2024   LHSVals.pruneValues(RHSVals, EndPoints);
2025   RHSVals.pruneValues(LHSVals, EndPoints);
2027   // Erase COPY and IMPLICIT_DEF instructions. This may cause some external
2028   // registers to require trimming.
2029   SmallVector<unsigned, 8> ShrinkRegs;
2030   LHSVals.eraseInstrs(ErasedInstrs, ShrinkRegs);
2031   RHSVals.eraseInstrs(ErasedInstrs, ShrinkRegs);
2032   while (!ShrinkRegs.empty())
2033     LIS->shrinkToUses(&LIS->getInterval(ShrinkRegs.pop_back_val()));
2035   // Join RHS into LHS.
2036   LHS.join(RHS, LHSVals.getAssignments(), RHSVals.getAssignments(), NewVNInfo);
2038   // Kill flags are going to be wrong if the live ranges were overlapping.
2039   // Eventually, we should simply clear all kill flags when computing live
2040   // ranges. They are reinserted after register allocation.
2041   MRI->clearKillFlags(LHS.reg);
2042   MRI->clearKillFlags(RHS.reg);
2044   if (EndPoints.empty())
2045     return true;
2047   // Recompute the parts of the live range we had to remove because of
2048   // CR_Replace conflicts.
2049   DEBUG(dbgs() << "\t\trestoring liveness to " << EndPoints.size()
2050                << " points: " << LHS << '\n');
2051   LIS->extendToIndices(LHS, EndPoints);
2052   return true;
2055 /// Attempt to join these two intervals.  On failure, this returns false.
2056 bool RegisterCoalescer::joinIntervals(CoalescerPair &CP) {
2057   return CP.isPhys() ? joinReservedPhysReg(CP) : joinVirtRegs(CP);
2060 namespace {
2061 // Information concerning MBB coalescing priority.
2062 struct MBBPriorityInfo {
2063   MachineBasicBlock *MBB;
2064   unsigned Depth;
2065   bool IsSplit;
2067   MBBPriorityInfo(MachineBasicBlock *mbb, unsigned depth, bool issplit)
2068     : MBB(mbb), Depth(depth), IsSplit(issplit) {}
2069 };
2072 // C-style comparator that sorts first based on the loop depth of the basic
2073 // block (the unsigned), and then on the MBB number.
2074 //
2075 // EnableGlobalCopies assumes that the primary sort key is loop depth.
2076 static int compareMBBPriority(const MBBPriorityInfo *LHS,
2077                               const MBBPriorityInfo *RHS) {
2078   // Deeper loops first
2079   if (LHS->Depth != RHS->Depth)
2080     return LHS->Depth > RHS->Depth ? -1 : 1;
2082   // Try to unsplit critical edges next.
2083   if (LHS->IsSplit != RHS->IsSplit)
2084     return LHS->IsSplit ? -1 : 1;
2086   // Prefer blocks that are more connected in the CFG. This takes care of
2087   // the most difficult copies first while intervals are short.
2088   unsigned cl = LHS->MBB->pred_size() + LHS->MBB->succ_size();
2089   unsigned cr = RHS->MBB->pred_size() + RHS->MBB->succ_size();
2090   if (cl != cr)
2091     return cl > cr ? -1 : 1;
2093   // As a last resort, sort by block number.
2094   return LHS->MBB->getNumber() < RHS->MBB->getNumber() ? -1 : 1;
2097 /// \returns true if the given copy uses or defines a local live range.
2098 static bool isLocalCopy(MachineInstr *Copy, const LiveIntervals *LIS) {
2099   if (!Copy->isCopy())
2100     return false;
2102   if (Copy->getOperand(1).isUndef())
2103     return false;
2105   unsigned SrcReg = Copy->getOperand(1).getReg();
2106   unsigned DstReg = Copy->getOperand(0).getReg();
2107   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)
2108       || TargetRegisterInfo::isPhysicalRegister(DstReg))
2109     return false;
2111   return LIS->intervalIsInOneMBB(LIS->getInterval(SrcReg))
2112     || LIS->intervalIsInOneMBB(LIS->getInterval(DstReg));
2115 // Try joining WorkList copies starting from index From.
2116 // Null out any successful joins.
2117 bool RegisterCoalescer::
2118 copyCoalesceWorkList(MutableArrayRef<MachineInstr*> CurrList) {
2119   bool Progress = false;
2120   for (unsigned i = 0, e = CurrList.size(); i != e; ++i) {
2121     if (!CurrList[i])
2122       continue;
2123     // Skip instruction pointers that have already been erased, for example by
2124     // dead code elimination.
2125     if (ErasedInstrs.erase(CurrList[i])) {
2126       CurrList[i] = nullptr;
2127       continue;
2128     }
2129     bool Again = false;
2130     bool Success = joinCopy(CurrList[i], Again);
2131     Progress |= Success;
2132     if (Success || !Again)
2133       CurrList[i] = nullptr;
2134   }
2135   return Progress;
2138 void
2139 RegisterCoalescer::copyCoalesceInMBB(MachineBasicBlock *MBB) {
2140   DEBUG(dbgs() << MBB->getName() << ":\n");
2142   // Collect all copy-like instructions in MBB. Don't start coalescing anything
2143   // yet, it might invalidate the iterator.
2144   const unsigned PrevSize = WorkList.size();
2145   if (JoinGlobalCopies) {
2146     // Coalesce copies bottom-up to coalesce local defs before local uses. They
2147     // are not inherently easier to resolve, but slightly preferable until we
2148     // have local live range splitting. In particular this is required by
2149     // cmp+jmp macro fusion.
2150     for (MachineBasicBlock::iterator MII = MBB->begin(), E = MBB->end();
2151          MII != E; ++MII) {
2152       if (!MII->isCopyLike())
2153         continue;
2154       if (isLocalCopy(&(*MII), LIS))
2155         LocalWorkList.push_back(&(*MII));
2156       else
2157         WorkList.push_back(&(*MII));
2158     }
2159   }
2160   else {
2161      for (MachineBasicBlock::iterator MII = MBB->begin(), E = MBB->end();
2162           MII != E; ++MII)
2163        if (MII->isCopyLike())
2164          WorkList.push_back(MII);
2165   }
2166   // Try coalescing the collected copies immediately, and remove the nulls.
2167   // This prevents the WorkList from getting too large since most copies are
2168   // joinable on the first attempt.
2169   MutableArrayRef<MachineInstr*>
2170     CurrList(WorkList.begin() + PrevSize, WorkList.end());
2171   if (copyCoalesceWorkList(CurrList))
2172     WorkList.erase(std::remove(WorkList.begin() + PrevSize, WorkList.end(),
2173                                (MachineInstr*)nullptr), WorkList.end());
2176 void RegisterCoalescer::coalesceLocals() {
2177   copyCoalesceWorkList(LocalWorkList);
2178   for (unsigned j = 0, je = LocalWorkList.size(); j != je; ++j) {
2179     if (LocalWorkList[j])
2180       WorkList.push_back(LocalWorkList[j]);
2181   }
2182   LocalWorkList.clear();
2185 void RegisterCoalescer::joinAllIntervals() {
2186   DEBUG(dbgs() << "********** JOINING INTERVALS ***********\n");
2187   assert(WorkList.empty() && LocalWorkList.empty() && "Old data still around.");
2189   std::vector<MBBPriorityInfo> MBBs;
2190   MBBs.reserve(MF->size());
2191   for (MachineFunction::iterator I = MF->begin(), E = MF->end();I != E;++I){
2192     MachineBasicBlock *MBB = I;
2193     MBBs.push_back(MBBPriorityInfo(MBB, Loops->getLoopDepth(MBB),
2194                                    JoinSplitEdges && isSplitEdge(MBB)));
2195   }
2196   array_pod_sort(MBBs.begin(), MBBs.end(), compareMBBPriority);
2198   // Coalesce intervals in MBB priority order.
2199   unsigned CurrDepth = UINT_MAX;
2200   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
2201     // Try coalescing the collected local copies for deeper loops.
2202     if (JoinGlobalCopies && MBBs[i].Depth < CurrDepth) {
2203       coalesceLocals();
2204       CurrDepth = MBBs[i].Depth;
2205     }
2206     copyCoalesceInMBB(MBBs[i].MBB);
2207   }
2208   coalesceLocals();
2210   // Joining intervals can allow other intervals to be joined.  Iteratively join
2211   // until we make no progress.
2212   while (copyCoalesceWorkList(WorkList))
2213     /* empty */ ;
2216 void RegisterCoalescer::releaseMemory() {
2217   ErasedInstrs.clear();
2218   WorkList.clear();
2219   DeadDefs.clear();
2220   InflateRegs.clear();
2223 bool RegisterCoalescer::runOnMachineFunction(MachineFunction &fn) {
2224   MF = &fn;
2225   MRI = &fn.getRegInfo();
2226   TM = &fn.getTarget();
2227   TRI = TM->getSubtargetImpl()->getRegisterInfo();
2228   TII = TM->getSubtargetImpl()->getInstrInfo();
2229   LIS = &getAnalysis<LiveIntervals>();
2230   AA = &getAnalysis<AliasAnalysis>();
2231   Loops = &getAnalysis<MachineLoopInfo>();
2233   const TargetSubtargetInfo &ST = TM->getSubtarget<TargetSubtargetInfo>();
2234   if (EnableGlobalCopies == cl::BOU_UNSET)
2235     JoinGlobalCopies = ST.useMachineScheduler();
2236   else
2237     JoinGlobalCopies = (EnableGlobalCopies == cl::BOU_TRUE);
2239   // The MachineScheduler does not currently require JoinSplitEdges. This will
2240   // either be enabled unconditionally or replaced by a more general live range
2241   // splitting optimization.
2242   JoinSplitEdges = EnableJoinSplits;
2244   DEBUG(dbgs() << "********** SIMPLE REGISTER COALESCING **********\n"
2245                << "********** Function: " << MF->getName() << '\n');
2247   if (VerifyCoalescing)
2248     MF->verify(this, "Before register coalescing");
2250   RegClassInfo.runOnMachineFunction(fn);
2252   // Join (coalesce) intervals if requested.
2253   if (EnableJoining)
2254     joinAllIntervals();
2256   // After deleting a lot of copies, register classes may be less constrained.
2257   // Removing sub-register operands may allow GR32_ABCD -> GR32 and DPR_VFP2 ->
2258   // DPR inflation.
2259   array_pod_sort(InflateRegs.begin(), InflateRegs.end());
2260   InflateRegs.erase(std::unique(InflateRegs.begin(), InflateRegs.end()),
2261                     InflateRegs.end());
2262   DEBUG(dbgs() << "Trying to inflate " << InflateRegs.size() << " regs.\n");
2263   for (unsigned i = 0, e = InflateRegs.size(); i != e; ++i) {
2264     unsigned Reg = InflateRegs[i];
2265     if (MRI->reg_nodbg_empty(Reg))
2266       continue;
2267     if (MRI->recomputeRegClass(Reg, *TM)) {
2268       DEBUG(dbgs() << PrintReg(Reg) << " inflated to "
2269                    << TRI->getRegClassName(MRI->getRegClass(Reg)) << '\n');
2270       ++NumInflated;
2271     }
2272   }
2274   DEBUG(dump());
2275   if (VerifyCoalescing)
2276     MF->verify(this, "After register coalescing");
2277   return true;
2280 /// Implement the dump method.
2281 void RegisterCoalescer::print(raw_ostream &O, const Module* m) const {
2282    LIS->print(O, m);