lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCRegisterInfo.h"
  20 #include "PPCSubtarget.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/Target/TargetLowering.h"
  23
  24 namespace llvm {
  25   namespace PPCISD {
  26     enum NodeType {
  27       // Start the numbering where the builtin ops and target ops leave off.
  28       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  29
  30       /// FSEL - Traditional three-operand fsel node.
  31       ///
  32       FSEL,
  33
  34       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  35       /// and f64 value containing the FP representation of the integer that
  36       /// was temporarily in the f64 operand.
  37       FCFID,
  38
  39       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  40       /// operand, producing an f64 value containing the integer representation
  41       /// of that FP value.
  42       FCTIDZ, FCTIWZ,
  43
  44       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  45       // three v4f32 operands and producing a v4f32 result.
  46       VMADDFP, VNMSUBFP,
  47
  48       /// VPERM - The PPC VPERM Instruction.
  49       ///
  50       VPERM,
  51
  52       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  53       /// address respectively.  These nodes have two operands, the first of
  54       /// which must be a TargetGlobalAddress, and the second of which must be a
  55       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
  56       /// though these are usually folded into other nodes.
  57       Hi, Lo,
  58
  59       TOC_ENTRY,
  60
  61       /// The following three target-specific nodes are used for calls through
  62       /// function pointers in the 64-bit SVR4 ABI.
  63
  64       /// Restore the TOC from the TOC save area of the current stack frame.
  65       /// This is basically a hard coded load instruction which additionally
  66       /// takes/produces a flag.
  67       TOC_RESTORE,
  68
  69       /// Like a regular LOAD but additionally taking/producing a flag.
  70       LOAD,
  71
  72       /// LOAD into r2 (also taking/producing a flag). Like TOC_RESTORE, this is
  73       /// a hard coded load instruction.
  74       LOAD_TOC,
  75
  76       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
  77       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
  78       /// compute an allocation on the stack.
  79       DYNALLOC,
  80
  81       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
  82       /// at function entry, used for PIC code.
  83       GlobalBaseReg,
  84
  85       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
  86       /// shift amounts.  These nodes are generated by the multi-precision shift
  87       /// code.
  88       SRL, SRA, SHL,
  89
  90       /// CALL - A direct function call.
  91       /// CALL_NOP is a call with the special NOP which follows 64-bit
  92       /// SVR4 calls.
  93       CALL, CALL_NOP,
  94
  95       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
  96       /// MTCTR instruction.
  97       MTCTR,
  98
  99       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 100       /// BCTRL instruction.
 101       BCTRL,
 102
 103       /// Return with a flag operand, matched by 'blr'
 104       RET_FLAG,
 105
 106       /// R32 = MFCR(CRREG, INFLAG) - Represents the MFCRpseud/MFOCRF
 107       /// instructions.  This copies the bits corresponding to the specified
 108       /// CRREG into the resultant GPR.  Bits corresponding to other CR regs
 109       /// are undefined.
 110       MFCR,
 111
 112       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 113       EH_SJLJ_SETJMP,
 114
 115       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 116       EH_SJLJ_LONGJMP,
 117
 118       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 119       /// instructions.  For lack of better number, we use the opcode number
 120       /// encoding for the OPC field to identify the compare.  For example, 838
 121       /// is VCMPGTSH.
 122       VCMP,
 123
 124       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 125       /// altivec VCMP*o instructions.  For lack of better number, we use the
 126       /// opcode number encoding for the OPC field to identify the compare.  For
 127       /// example, 838 is VCMPGTSH.
 128       VCMPo,
 129
 130       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 131       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 132       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 133       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 134       /// an optional input flag argument.
 135       COND_BRANCH,
 136
 137       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 138       /// towards zero.  Used only as part of the long double-to-int
 139       /// conversion sequence.
 140       FADDRTZ,
 141
 142       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 143       MFFS,
 144
 145       /// LARX = This corresponds to PPC l{w|d}arx instrcution: load and
 146       /// reserve indexed. This is used to implement atomic operations.
 147       LARX,
 148
 149       /// STCX = This corresponds to PPC stcx. instrcution: store conditional
 150       /// indexed. This is used to implement atomic operations.
 151       STCX,
 152
 153       /// TC_RETURN - A tail call return.
 154       ///   operand #0 chain
 155       ///   operand #1 callee (register or absolute)
 156       ///   operand #2 stack adjustment
 157       ///   operand #3 optional in flag
 158       TC_RETURN,
 159
 160       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 161       CR6SET,
 162       CR6UNSET,
 163
 164       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 165       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 166       /// base to sym@got@tprel@ha.
 167       ADDIS_GOT_TPREL_HA,
 168
 169       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 170       /// TLS model, produces a LD instruction with base register G8RReg
 171       /// and offset sym@got@tprel@l.  This completes the addition that
 172       /// finds the offset of "sym" relative to the thread pointer.
 173       LD_GOT_TPREL_L,
 174
 175       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 176       /// model, produces an ADD instruction that adds the contents of
 177       /// G8RReg to the thread pointer.  Symbol contains a relocation
 178       /// sym@tls which is to be replaced by the thread pointer and
 179       /// identifies to the linker that the instruction is part of a
 180       /// TLS sequence.
 181       ADD_TLS,
 182
 183       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 184       /// model, produces an ADDIS8 instruction that adds the GOT base
 185       /// register to sym@got@tlsgd@ha.
 186       ADDIS_TLSGD_HA,
 187
 188       /// G8RC = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 189       /// model, produces an ADDI8 instruction that adds G8RReg to
 190       /// sym@got@tlsgd@l.
 191       ADDI_TLSGD_L,
 192
 193       /// G8RC = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 194       /// model, produces a call to __tls_get_addr(sym@tlsgd).
 195       GET_TLS_ADDR,
 196
 197       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 198       /// model, produces an ADDIS8 instruction that adds the GOT base
 199       /// register to sym@got@tlsld@ha.
 200       ADDIS_TLSLD_HA,
 201
 202       /// G8RC = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 203       /// model, produces an ADDI8 instruction that adds G8RReg to
 204       /// sym@got@tlsld@l.
 205       ADDI_TLSLD_L,
 206
 207       /// G8RC = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 208       /// model, produces a call to __tls_get_addr(sym@tlsld).
 209       GET_TLSLD_ADDR,
 210
 211       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol, Chain - For the
 212       /// local-dynamic TLS model, produces an ADDIS8 instruction
 213       /// that adds X3 to sym@dtprel@ha.  The Chain operand is needed
 214       /// to tie this in place following a copy to %X3 from the result
 215       /// of a GET_TLSLD_ADDR.
 216       ADDIS_DTPREL_HA,
 217
 218       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 219       /// model, produces an ADDI8 instruction that adds G8RReg to
 220       /// sym@got@dtprel@l.
 221       ADDI_DTPREL_L,
 222
 223       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 224       /// during instruction selection to optimize a BUILD_VECTOR into
 225       /// operations on splats.  This is necessary to avoid losing these
 226       /// optimizations due to constant folding.
 227       VADD_SPLAT,
 228
 229       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 230       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 231       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 232       /// i32.
 233       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 234
 235       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 236       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 237       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 238       /// or i32.
 239       LBRX,
 240
 241       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 242       /// chain, then an f64 value to store, then an address to store it to.
 243       STFIWX,
 244
 245       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 246       /// load which sign-extends from a 32-bit integer value into the
 247       /// destination 64-bit register.
 248       LFIWAX,
 249
 250       /// G8RC = ADDIS_TOC_HA %X2, Symbol - For medium and large code model,
 251       /// produces an ADDIS8 instruction that adds the TOC base register to
 252       /// sym@toc@ha.
 253       ADDIS_TOC_HA,
 254
 255       /// G8RC = LD_TOC_L Symbol, G8RReg - For medium and large code model,
 256       /// produces a LD instruction with base register G8RReg and offset
 257       /// sym@toc@l.  Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 258       LD_TOC_L,
 259
 260       /// G8RC = ADDI_TOC_L G8RReg, Symbol - For medium code model, produces
 261       /// an ADDI8 instruction that adds G8RReg to sym@toc@l.
 262       /// Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 263       ADDI_TOC_L
 264     };
 265   }
 266
 267   /// Define some predicates that are used for node matching.
 268   namespace PPC {
 269     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 270     /// VPKUHUM instruction.
 271     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 272
 273     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 274     /// VPKUWUM instruction.
 275     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 276
 277     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 278     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 279     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 280                             bool isUnary);
 281
 282     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 283     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 284     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 285                             bool isUnary);
 286
 287     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 288     /// amount, otherwise return -1.
 289     int isVSLDOIShuffleMask(SDNode *N, bool isUnary);
 290
 291     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 292     /// specifies a splat of a single element that is suitable for input to
 293     /// VSPLTB/VSPLTH/VSPLTW.
 294     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 295
 296     /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 297     /// are -0.0.
 298     bool isAllNegativeZeroVector(SDNode *N);
 299
 300     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 301     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 302     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize);
 303
 304     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 305     /// formed by using a vspltis[bhw] instruction of the specified element
 306     /// size, return the constant being splatted.  The ByteSize field indicates
 307     /// the number of bytes of each element [124] -> [bhw].
 308     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 309   }
 310
 311   class PPCTargetLowering : public TargetLowering {
 312     const PPCSubtarget &PPCSubTarget;
 313     const PPCRegisterInfo *PPCRegInfo;
 314
 315   public:
 316     explicit PPCTargetLowering(PPCTargetMachine &TM);
 317
 318     /// getTargetNodeName() - This method returns the name of a target specific
 319     /// DAG node.
 320     virtual const char *getTargetNodeName(unsigned Opcode) const;
 321
 322     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i32; }
 323
 324     /// getSetCCResultType - Return the ISD::SETCC ValueType
 325     virtual EVT getSetCCResultType(EVT VT) const;
 326
 327     /// getPreIndexedAddressParts - returns true by value, base pointer and
 328     /// offset pointer and addressing mode by reference if the node's address
 329     /// can be legally represented as pre-indexed load / store address.
 330     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 331                                            SDValue &Offset,
 332                                            ISD::MemIndexedMode &AM,
 333                                            SelectionDAG &DAG) const;
 334
 335     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 336     /// can be represented as an indexed [r+r] operation.  Returns false if it
 337     /// can be more efficiently represented with [r+imm].
 338     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 339                              SelectionDAG &DAG) const;
 340
 341     /// SelectAddressRegImm - Returns true if the address N can be represented
 342     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 343     /// is not better represented as reg+reg.
 344     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 345                              SelectionDAG &DAG) const;
 346
 347     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 348     /// represented as an indexed [r+r] operation.
 349     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 350                                  SelectionDAG &DAG) const;
 351
 352     /// SelectAddressRegImmShift - Returns true if the address N can be
 353     /// represented by a base register plus a signed 14-bit displacement
 354     /// [r+imm*4].  Suitable for use by STD and friends.
 355     bool SelectAddressRegImmShift(SDValue N, SDValue &Disp, SDValue &Base,
 356                                   SelectionDAG &DAG) const;
 357
 358     Sched::Preference getSchedulingPreference(SDNode *N) const;
 359
 360     /// LowerOperation - Provide custom lowering hooks for some operations.
 361     ///
 362     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 363
 364     /// ReplaceNodeResults - Replace the results of node with an illegal result
 365     /// type with new values built out of custom code.
 366     ///
 367     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 368                                     SelectionDAG &DAG) const;
 369
 370     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 371
 372     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 373                                                 APInt &KnownZero,
 374                                                 APInt &KnownOne,
 375                                                 const SelectionDAG &DAG,
 376                                                 unsigned Depth = 0) const;
 377
 378     virtual MachineBasicBlock *
 379       EmitInstrWithCustomInserter(MachineInstr *MI,
 380                                   MachineBasicBlock *MBB) const;
 381     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 382                                         MachineBasicBlock *MBB, bool is64Bit,
 383                                         unsigned BinOpcode) const;
 384     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI,
 385                                                 MachineBasicBlock *MBB,
 386                                             bool is8bit, unsigned Opcode) const;
 387
 388     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 389                                         MachineBasicBlock *MBB) const;
 390
 391     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 392                                          MachineBasicBlock *MBB) const;
 393
 394     ConstraintType getConstraintType(const std::string &Constraint) const;
 395
 396     /// Examine constraint string and operand type and determine a weight value.
 397     /// The operand object must already have been set up with the operand type.
 398     ConstraintWeight getSingleConstraintMatchWeight(
 399       AsmOperandInfo &info, const char *constraint) const;
 400
 401     std::pair<unsigned, const TargetRegisterClass*>
 402       getRegForInlineAsmConstraint(const std::string &Constraint,
 403                                    EVT VT) const;
 404
 405     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 406     /// function arguments in the caller parameter area.  This is the actual
 407     /// alignment, not its logarithm.
 408     unsigned getByValTypeAlignment(Type *Ty) const;
 409
 410     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 411     /// vector.  If it is invalid, don't add anything to Ops.
 412     virtual void LowerAsmOperandForConstraint(SDValue Op,
 413                                               std::string &Constraint,
 414                                               std::vector<SDValue> &Ops,
 415                                               SelectionDAG &DAG) const;
 416
 417     /// isLegalAddressingMode - Return true if the addressing mode represented
 418     /// by AM is legal for this target, for a load/store of the specified type.
 419     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 420
 421     /// isLegalAddressImmediate - Return true if the integer value can be used
 422     /// as the offset of the target addressing mode for load / store of the
 423     /// given type.
 424     virtual bool isLegalAddressImmediate(int64_t V, Type *Ty) const;
 425
 426     /// isLegalAddressImmediate - Return true if the GlobalValue can be used as
 427     /// the offset of the target addressing mode.
 428     virtual bool isLegalAddressImmediate(GlobalValue *GV) const;
 429
 430     virtual bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 431
 432     /// getOptimalMemOpType - Returns the target specific optimal type for load
 433     /// and store operations as a result of memset, memcpy, and memmove
 434     /// lowering. If DstAlign is zero that means it's safe to destination
 435     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 436     /// means there isn't a need to check it against alignment requirement,
 437     /// probably because the source does not need to be loaded. If 'IsMemset' is
 438     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 439     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 440     /// source is constant so it does not need to be loaded.
 441     /// It returns EVT::Other if the type should be determined using generic
 442     /// target-independent logic.
 443     virtual EVT
 444     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 445                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 446                         MachineFunction &MF) const;
 447
 448     /// Is unaligned memory access allowed for the given type, and is it fast
 449     /// relative to software emulation.
 450     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast = 0) const;
 451
 452     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 453     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 454     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 455     /// is expanded to mul + add.
 456     virtual bool isFMAFasterThanMulAndAdd(EVT VT) const;
 457
 458   private:
 459     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 460     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 461
 462     bool
 463     IsEligibleForTailCallOptimization(SDValue Callee,
 464                                       CallingConv::ID CalleeCC,
 465                                       bool isVarArg,
 466                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 467                                       SelectionDAG& DAG) const;
 468
 469     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
 470                                          int SPDiff,
 471                                          SDValue Chain,
 472                                          SDValue &LROpOut,
 473                                          SDValue &FPOpOut,
 474                                          bool isDarwinABI,
 475                                          DebugLoc dl) const;
 476
 477     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 478     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 479     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 480     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 481     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 482     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 483     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 484     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 485     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 486     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 487     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 488                          const PPCSubtarget &Subtarget) const;
 489     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
 490                        const PPCSubtarget &Subtarget) const;
 491     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
 492                                 const PPCSubtarget &Subtarget) const;
 493     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
 494                                       const PPCSubtarget &Subtarget) const;
 495     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 496     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, DebugLoc dl) const;
 497     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 498     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 499     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 500     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 501     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 502     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 503     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 504     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 505     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 506     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 507
 508     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 509                             CallingConv::ID CallConv, bool isVarArg,
 510                             const SmallVectorImpl<ISD::InputArg> &Ins,
 511                             DebugLoc dl, SelectionDAG &DAG,
 512                             SmallVectorImpl<SDValue> &InVals) const;
 513     SDValue FinishCall(CallingConv::ID CallConv, DebugLoc dl, bool isTailCall,
 514                        bool isVarArg,
 515                        SelectionDAG &DAG,
 516                        SmallVector<std::pair<unsigned, SDValue>, 8>
 517                          &RegsToPass,
 518                        SDValue InFlag, SDValue Chain,
 519                        SDValue &Callee,
 520                        int SPDiff, unsigned NumBytes,
 521                        const SmallVectorImpl<ISD::InputArg> &Ins,
 522                        SmallVectorImpl<SDValue> &InVals) const;
 523
 524     virtual SDValue
 525       LowerFormalArguments(SDValue Chain,
 526                            CallingConv::ID CallConv, bool isVarArg,
 527                            const SmallVectorImpl<ISD::InputArg> &Ins,
 528                            DebugLoc dl, SelectionDAG &DAG,
 529                            SmallVectorImpl<SDValue> &InVals) const;
 530
 531     virtual SDValue
 532       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 533                 SmallVectorImpl<SDValue> &InVals) const;
 534
 535     virtual bool
 536       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 537                    bool isVarArg,
 538                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 539                    LLVMContext &Context) const;
 540
 541     virtual SDValue
 542       LowerReturn(SDValue Chain,
 543                   CallingConv::ID CallConv, bool isVarArg,
 544                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 545                   const SmallVectorImpl<SDValue> &OutVals,
 546                   DebugLoc dl, SelectionDAG &DAG) const;
 547
 548     SDValue
 549       extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT, SelectionDAG &DAG,
 550                         SDValue ArgVal, DebugLoc dl) const;
 551
 552     void
 553       setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
 554                          unsigned nAltivecParamsAtEnd,
 555                          unsigned MinReservedArea, bool isPPC64) const;
 556
 557     SDValue
 558       LowerFormalArguments_Darwin(SDValue Chain,
 559                                   CallingConv::ID CallConv, bool isVarArg,
 560                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 561                                   DebugLoc dl, SelectionDAG &DAG,
 562                                   SmallVectorImpl<SDValue> &InVals) const;
 563     SDValue
 564       LowerFormalArguments_64SVR4(SDValue Chain,
 565                                   CallingConv::ID CallConv, bool isVarArg,
 566                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 567                                   DebugLoc dl, SelectionDAG &DAG,
 568                                   SmallVectorImpl<SDValue> &InVals) const;
 569     SDValue
 570       LowerFormalArguments_32SVR4(SDValue Chain,
 571                                   CallingConv::ID CallConv, bool isVarArg,
 572                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 573                                   DebugLoc dl, SelectionDAG &DAG,
 574                                   SmallVectorImpl<SDValue> &InVals) const;
 575
 576     SDValue
 577       createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 578                                  SDValue CallSeqStart, ISD::ArgFlagsTy Flags,
 579                                  SelectionDAG &DAG, DebugLoc dl) const;
 580
 581     SDValue
 582       LowerCall_Darwin(SDValue Chain, SDValue Callee,
 583                        CallingConv::ID CallConv,
 584                        bool isVarArg, bool isTailCall,
 585                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 586                        const SmallVectorImpl<SDValue> &OutVals,
 587                        const SmallVectorImpl<ISD::InputArg> &Ins,
 588                        DebugLoc dl, SelectionDAG &DAG,
 589                        SmallVectorImpl<SDValue> &InVals) const;
 590     SDValue
 591       LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 592                        CallingConv::ID CallConv,
 593                        bool isVarArg, bool isTailCall,
 594                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 595                        const SmallVectorImpl<SDValue> &OutVals,
 596                        const SmallVectorImpl<ISD::InputArg> &Ins,
 597                        DebugLoc dl, SelectionDAG &DAG,
 598                        SmallVectorImpl<SDValue> &InVals) const;
 599     SDValue
 600     LowerCall_32SVR4(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 601                      bool isVarArg, bool isTailCall,
 602                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 603                      const SmallVectorImpl<SDValue> &OutVals,
 604                      const SmallVectorImpl<ISD::InputArg> &Ins,
 605                      DebugLoc dl, SelectionDAG &DAG,
 606                      SmallVectorImpl<SDValue> &InVals) const;
 607
 608     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 609     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 610   };
 611 }
 612
 613 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H