include: Add AM65X specific headers corresponding to SYSFW
[processor-firmware/system-firmware-image-gen.git] / include / soc / am65x / hosts.h
1 /*
2  * K3 System Firmware Board Configuration Data Definitions
3  *
4  * Copyright (C) 2019 Texas Instruments Incorporated - http://www.ti.com/
5  *
6  * Redistribution and use in source and binary forms, with or without
7  * modification, are permitted provided that the following conditions
8  * are met:
9  *
10  *    Redistributions of source code must retain the above copyright
11  *    notice, this list of conditions and the following disclaimer.
12  *
13  *    Redistributions in binary form must reproduce the above copyright
14  *    notice, this list of conditions and the following disclaimer in the
15  *    documentation and/or other materials provided with the
16  *    distribution.
17  *
18  *    Neither the name of Texas Instruments Incorporated nor the names of
19  *    its contributors may be used to endorse or promote products derived
20  *    from this software without specific prior written permission.
21  *
22  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
23  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
24  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
25  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
26  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
27  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
28  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
29  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
30  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
32  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  */
35 #ifndef AM6_HOSTS_H
36 #define AM6_HOSTS_H
38 /* Host IDs for AM6 Device */
40 /** DMSC(Secure): Device Management and Security Control */
41 #define HOST_ID_DMSC (0U)
42 /** r5_0(Non Secure): Cortex R5 Context 0 on MCU island */
43 #define HOST_ID_R5_0 (3U)
44 /** r5_1(Secure): Cortex R5 Context 1 on MCU island(Boot) */
45 #define HOST_ID_R5_1 (4U)
46 /** r5_2(Non Secure): Cortex R5 Context 2 on MCU island */
47 #define HOST_ID_R5_2 (5U)
48 /** r5_3(Secure): Cortex R5 Context 3 on MCU island */
49 #define HOST_ID_R5_3 (6U)
50 /** a53_0(Secure): Cortex A53 context 0 on Main island */
51 #define HOST_ID_A53_0 (10U)
52 /** a53_1(Secure): Cortex A53 context 1 on Main island */
53 #define HOST_ID_A53_1 (11U)
54 /** a53_2(Non Secure): Cortex A53 context 2 on Main island */
55 #define HOST_ID_A53_2 (12U)
56 /** a53_3(Non Secure): Cortex A53 context 3 on Main island */
57 #define HOST_ID_A53_3 (13U)
58 /** a53_4(Non Secure): Cortex A53 context 4 on Main island */
59 #define HOST_ID_A53_4 (14U)
60 /** a53_5(Non Secure): Cortex A53 context 5 on Main island */
61 #define HOST_ID_A53_5 (15U)
62 /** a53_6(Non Secure): Cortex A53 context 6 on Main island */
63 #define HOST_ID_A53_6 (16U)
64 /** a53_7(Non Secure): Cortex A53 context 7 on Main island */
65 #define HOST_ID_A53_7 (17U)
66 /** gpu_0(Non Secure): SGX544 Context 0 on Main island */
67 #define HOST_ID_GPU_0 (30U)
68 /** gpu_1(Non Secure): SGX544 Context 1 on Main island */
69 #define HOST_ID_GPU_1 (31U)
70 /** icssg_0(Non Secure): ICSS Context 0 on Main island */
71 #define HOST_ID_ICSSG_0 (50U)
72 /** icssg_1(Non Secure): ICSS Context 1 on Main island */
73 #define HOST_ID_ICSSG_1 (51U)
74 /** icssg_2(Non Secure): ICSS Context 2 on Main island */
75 #define HOST_ID_ICSSG_2 (52U)
77 /** Host catch all.  Used in board configuration resource assignments to
78  *  define resource ranges useable by all hosts.  Cannot be used as a host
79  *  in TISCI message headers */
80 #define HOST_ID_ALL (128U)
82 /** Number of unique hosts on the AM6 SoC */
83 #define HOST_ID_CNT (19U)
85 #endif /* AM6_HOSTS_H */