NOTICE OF RELOCATION
[processor-firmware/system-firmware-image-gen.git] / include / soc / j721e / hosts.h
1 /*
2  * K3 System Firmware Board Configuration Data Definitions
3  *
4  * Copyright (C) 2019 Texas Instruments Incorporated - http://www.ti.com/
5  *
6  * Redistribution and use in source and binary forms, with or without
7  * modification, are permitted provided that the following conditions
8  * are met:
9  *
10  *    Redistributions of source code must retain the above copyright
11  *    notice, this list of conditions and the following disclaimer.
12  *
13  *    Redistributions in binary form must reproduce the above copyright
14  *    notice, this list of conditions and the following disclaimer in the
15  *    documentation and/or other materials provided with the
16  *    distribution.
17  *
18  *    Neither the name of Texas Instruments Incorporated nor the names of
19  *    its contributors may be used to endorse or promote products derived
20  *    from this software without specific prior written permission.
21  *
22  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
23  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
24  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
25  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
26  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
27  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
28  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
29  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
30  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
32  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  */
35 #ifndef J721E_HOSTS_H
36 #define J721E_HOSTS_H
38 /* Host IDs for J721E Device */
40 /** DMSC(Secure): Device Management and Security Control */
41 #define HOST_ID_DMSC (0U)
42 /** MCU_0_R5_0(Non Secure): Cortex R5 context 0 on MCU island */
43 #define HOST_ID_MCU_0_R5_0 (3U)
44 /** MCU_0_R5_1(Secure): Cortex R5 context 1 on MCU island(Boot) */
45 #define HOST_ID_MCU_0_R5_1 (4U)
46 /** MCU_0_R5_2(Non Secure): Cortex R5 context 2 on MCU island */
47 #define HOST_ID_MCU_0_R5_2 (5U)
48 /** MCU_0_R5_3(Secure): Cortex R5 context 3 on MCU island */
49 #define HOST_ID_MCU_0_R5_3 (6U)
50 /** A72_0(Secure): Cortex A72 context 0 on Main island */
51 #define HOST_ID_A72_0 (10U)
52 /** A72_1(Secure): Cortex A72 context 1 on Main island */
53 #define HOST_ID_A72_1 (11U)
54 /** A72_2(Non Secure): Cortex A72 context 2 on Main island */
55 #define HOST_ID_A72_2 (12U)
56 /** A72_3(Non Secure): Cortex A72 context 3 on Main island */
57 #define HOST_ID_A72_3 (13U)
58 /** A72_4(Non Secure): Cortex A72 context 4 on Main island */
59 #define HOST_ID_A72_4 (14U)
60 /** C7X_0(Secure): C7x Context 0 on Main island */
61 #define HOST_ID_C7X_0 (20U)
62 /** C7X_1(Non Secure): C7x context 1 on Main island */
63 #define HOST_ID_C7X_1 (21U)
64 /** C6X_0_0(Secure): C6x_0 Context 0 on Main island */
65 #define HOST_ID_C6X_0_0 (25U)
66 /** C6X_0_1(Non Secure): C6x_0 context 1 on Main island */
67 #define HOST_ID_C6X_0_1 (26U)
68 /** C6X_1_0(Secure): C6x_1 Context 0 on Main island */
69 #define HOST_ID_C6X_1_0 (27U)
70 /** C6X_1_1(Non Secure): C6x_1 context 1 on Main island */
71 #define HOST_ID_C6X_1_1 (28U)
72 /** GPU_0(Non Secure): RGX context 0 on Main island */
73 #define HOST_ID_GPU_0 (30U)
74 /** MAIN_0_R5_0(Non Secure): Cortex R5_0 context 0 on Main island */
75 #define HOST_ID_MAIN_0_R5_0 (35U)
76 /** MAIN_0_R5_1(Secure): Cortex R5_0 context 1 on Main island */
77 #define HOST_ID_MAIN_0_R5_1 (36U)
78 /** MAIN_0_R5_2(Non Secure): Cortex R5_0 context 2 on Main island */
79 #define HOST_ID_MAIN_0_R5_2 (37U)
80 /** MAIN_0_R5_3(Secure): Cortex R5_0 context 3 on MCU island */
81 #define HOST_ID_MAIN_0_R5_3 (38U)
82 /** MAIN_1_R5_0(Non Secure): Cortex R5_1 context 0 on Main island */
83 #define HOST_ID_MAIN_1_R5_0 (40U)
84 /** MAIN_1_R5_1(Secure): Cortex R5_1 context 1 on Main island */
85 #define HOST_ID_MAIN_1_R5_1 (41U)
86 /** MAIN_1_R5_2(Non Secure): Cortex R5_1 context 2 on Main island */
87 #define HOST_ID_MAIN_1_R5_2 (42U)
88 /** MAIN_1_R5_3(Secure): Cortex R5_1 context 3 on MCU island */
89 #define HOST_ID_MAIN_1_R5_3 (43U)
90 /** ICSSG_0(Non Secure): ICSSG context 0 on Main island */
91 #define HOST_ID_ICSSG_0 (50U)
93 /** Host catch all.  Used in board configuration resource assignments to
94  *  define resource ranges useable by all hosts.  Cannot be used as a host
95  *  in TISCI message headers */
96 #define HOST_ID_ALL (128U)
98 /** Number of unique hosts on the J721E SoC */
99 #define HOST_ID_CNT (26U)
101 #endif /* J721E_HOSTS_H */