packages/ti/boot/sbl/soc/c6748/c6748.ini

   1 ; General settings that can be overwritten in the host code
   2 ; that calls the AISGen library.
   3 [General]
   4
   5 ; Can be 8 or 16 - used in emifa
   6 busWidth=8
   7
   8 ; SPIMASTER,I2CMASTER,EMIFA,NAND,EMAC,UART,PCI,HPI,USB,MMC_SD,VLYNQ,RAW
   9 BootMode=MMC_SD
  10
  11 ; 8,16,24 - used for SPI,I2C
  12 ;AddrWidth=8
  13
  14 ; NO_CRC,SECTION_CRC,SINGLE_CRC
  15 crcCheckType=NO_CRC
  16
  17
  18 ; This section allows setting the PLL0 system clock with a
  19 ; specified multiplier and divider as shown. The clock source
  20 ; can also be chosen for internal or external.
  21 ;           |------24|------16|-------8|-------0|
  22 ; PLL0CFG0: | CLKMODE| PLLM   | PREDIV | POSTDIV|
  23 ; PLL0CFG1: | RSVD   | PLLDIV1| PLLDIV3| PLLDIV7|
  24 ;[PLL0CONFIG]
  25 ;PLL0CFG0 = 0x00180001
  26 ;PLL0CFG1 = 0x00000205
  27
  28 ;[PLLANDCLOCKCONFIG]
  29 ;PLL0CFG0 = 0x00180001
  30 ;PLL0CFG1 = 0x00000B05
  31 ;PERIPHCLKCFG = 0x00010064
  32
  33 ; This section allows setting up the PLL1. Usually this will
  34 ; take place as part of the EMIF3a DDR setup. The format of
  35 ; the input args is as follows:
  36 ;           |------24|------16|-------8|-------0|
  37 ; PLL1CFG0: |    PLLM| POSTDIV| PLLDIV1| PLLDIV2|
  38 ; PLL1CFG1: |           RSVD           | PLLDIV3|
  39 ;[PLL1CONFIG]
  40 ;PLL1CFG0 = 0x00000000
  41 ;PLL1CFG1 = 0x00000000
  42
  43 ; This section lets us configure the peripheral interface
  44 ; of the current booting peripheral (I2C, SPI, or UART).
  45 ; Use with caution. The format of the PERIPHCLKCFG field
  46 ; is as follows:
  47 ; SPI:        |------24|------16|-------8|-------0|
  48 ;             |           RSVD           |PRESCALE|
  49 ;
  50 ; I2C:        |------24|------16|-------8|-------0|
  51 ;             |  RSVD  |PRESCALE|  CLKL  |  CLKH  |
  52 ;
  53 ; UART:       |------24|------16|-------8|-------0|
  54 ;             | RSVD   |  OSR   |  DLH   |  DLL   |
  55 ;
  56 ; SDMMC:      |------24|------16|-------8|-------0|
  57 ;             |          RSVD   |  DIV4  | CLKRT  |
  58 ;[PERIPHCLKCFG]
  59 ;PERIPHCLKCFG = 0x00000000
  60
  61 ; This section can be used to configure the EMIFA to use
  62 ; CS0 as an SDRAM interface.  The fields required to do this
  63 ; are given below.
  64 ;                     |------24|------16|-------8|-------0|
  65 ; SDBCR:              |               SDBCR               |
  66 ; SDTIMR:             |               SDTIMR              |
  67 ; SDRSRPDEXIT:        |             SDRSRPDEXIT           |
  68 ; SDRCR:              |               SDRCR               |
  69 ; DIV4p5_CLK_ENABLE:  |         DIV4p5_CLK_ENABLE         |
  70 ;[EMIF25SDRAM]
  71 ;SDBCR = 0x00004421
  72 ;SDTIMR = 0x42215810
  73 ;SDRSRPDEXIT = 0x00000009
  74 ;SDRCR = 0x00000410
  75 ;DIV4p5_CLK_ENABLE = 0x00000001
  76
  77 ; This section can be used to configure the async chip selects
  78 ; of the EMIFA (CS2-CS5).  The fields required to do this
  79 ; are given below.
  80 ;           |------24|------16|-------8|-------0|
  81 ; A1CR:     |                A1CR               |
  82 ; A2CR:     |                A2CR               |
  83 ; A3CR:     |                A3CR               |
  84 ; A4CR:     |                A4CR               |
  85 ; NANDFCR:  |              NANDFCR              |
  86 ;[EMIF25ASYNC]
  87 ;A1CR = 0x00000000
  88 ;A2CR = 0x00000000
  89 ;A3CR = 0x00000000
  90 ;A4CR = 0x00000000
  91 ;NANDFCR = 0x00000000
  92
  93 ; This section should be used in place of PLL0CONFIG when
  94 ; the I2C, SPI, or UART modes are being used.  This ensures that
  95 ; the system PLL and the peripheral's clocks are changed together.
  96 ; See PLL0CONFIG section for the format of the PLL0CFG fields.
  97 ; See PERIPHCLKCFG section for the format of the CLKCFG field.
  98 ;               |------24|------16|-------8|-------0|
  99 ; PLL0CFG0:     |              PLL0CFG              |
 100 ; PLL0CFG1:     |              PLL0CFG              |
 101 ; PERIPHCLKCFG: |              CLKCFG               |
 102 ;[PLLANDCLOCKCONFIG]
 103 ;PLL0CFG0 = 0x00180001
 104 ;PLL0CFG1 = 0x00000205
 105 ;PERIPHCLKCFG = 0x00000007
 106
 107
 108 ; This section can be used to configure the PLL1 and the EMIF3a registers
 109 ; for starting the DDR2 interface.
 110 ; See PLL1CONFIG section for the format of the PLL1CFG fields.
 111 ;            |------24|------16|-------8|-------0|
 112 ; PLL1CFG0:  |              PLL1CFG              |
 113 ; PLL1CFG1:  |              PLL1CFG              |
 114 ; DDRPHYC1R: |             DDRPHYC1R             |
 115 ; SDCR:      |              SDCR                 |
 116 ; SDTIMR:    |              SDTIMR               |
 117 ; SDTIMR2:   |              SDTIMR2              |
 118 ; SDRCR:     |              SDRCR                |
 119 ; CLK2XSRC:  |             CLK2XSRC              |
 120
 121 ; Logic PD L138 EVM with mDDR @132 MHz
 122 ;[EMIF3DDR]
 123 ;PLL1CFG0 = 0x15010001
 124 ;PLL1CFG1 = 0x00000002
 125 ;DDRPHYC1R = 0x000000C4
 126 ;SDCR = 0x0A034622
 127 ;SDTIMR = 0x184929C8
 128 ;SDTIMR2 = 0x380FC700
 129 ;SDRCR = 0x00000407
 130 ;CLK2XSRC = 0x00000000
 131
 132 ; Set DDR_PDENA and CMOSEN in DDR_SLEW register of SYSCFG1 module
 133 ; This is needed when using mDDR memory
 134 ;[AIS_Set]
 135 ;TYPE = 0x00050403
 136 ;ADDRESS = 0x01E2C004
 137 ;DATA = 0x00000003
 138 ;SLEEP = 0x00000000
 139
 140 ; SDI AM1808 with DDR @150 MHz
 141 ;[EMIF3DDR]
 142 ;PLL1CFG0 = 0x18010001
 143 ;PLL1CFG1 = 0x00000002
 144 ;DDRPHYC1R = 0x00000047
 145 ;SDCR = 0x08934832
 146 ;SDTIMR = 0x204929C9
 147 ;SDTIMR2 = 0x0C12C722
 148 ;SDRCR = 0x00000406
 149 ;CLK2XSRC = 0x00000000
 150
 151
 152 ; This section should be used to setup the power state of modules
 153 ; of the two PSCs.  This section can be included multiple times to
 154 ; allow the configuration of any or all of the device modules.
 155 ;           |------24|------16|-------8|-------0|
 156 ; LPSCCFG:  | PSCNUM | MODULE |   PD   | STATE  |
 157 ;[PSCCONFIG]
 158 ;LPSCCFG=
 159
 160
 161
 162 ; This section allows setting of a single PINMUX register.
 163 ; This section can be included multiple times to allow setting
 164 ; as many PINMUX registers as needed.
 165 ;         |------24|------16|-------8|-------0|
 166 ; REGNUM: |              regNum               |
 167 ; MASK:   |               mask                |
 168 ; VALUE:  |              value                |
 169 ;[PINMUX]
 170 ;REGNUM = 5
 171 ;MASK = 0x00FF0000
 172 ;VALUE = 0x00880000
 173
 174 ; No Params required - simply include this section for the fast boot function to be called
 175 ;[FASTBOOT]
 176
 177 ; This section allows setting up the PLL1. Usually this will
 178 ; take place as part of the EMIF3a DDR setup. The format of
 179 ; the input args is as follows:
 180 ;           |------24|------16|-------8|-------0|
 181 ; PLL1CFG0: |    PLLM| POSTDIV| PLLDIV1| PLLDIV2|
 182 ; PLL1CFG1: |           RSVD           | PLLDIV3|
 183 ;[PLL1CONFIG]
 184 ;PLL1CFG0 = 0x15010001
 185 ;PLL1CFG1 = 0x00000002
 186
 187 ; This section can be used to configure the PLL1 and the EMIF3a registers
 188 ; for starting the DDR2 interface on ARM-boot D800K002 devices.
 189 ;            |------24|------16|-------8|-------0|
 190 ; DDRPHYC1R: |             DDRPHYC1R             |
 191 ; SDCR:      |              SDCR                 |
 192 ; SDTIMR:    |              SDTIMR               |
 193 ; SDTIMR2:   |              SDTIMR2              |
 194 ; SDRCR:     |              SDRCR                |
 195 ; CLK2XSRC:  |             CLK2XSRC              |
 196 ;[ARM_EMIF3DDR_PATCHFXN]
 197 ;DDRPHYC1R = 0x000000C4
 198 ;SDCR = 0x0A034622
 199 ;SDTIMR = 0x184929C8
 200 ;SDTIMR2 = 0xB80FC700
 201 ;SDRCR = 0x00000406
 202 ;CLK2XSRC = 0x00000000
 203
 204 ; This section can be used to configure the PLL1 and the EMIF3a registers
 205 ; for starting the DDR2 interface on DSP-boot D800K002 devices.
 206 ;            |------24|------16|-------8|-------0|
 207 ; DDRPHYC1R: |             DDRPHYC1R             |
 208 ; SDCR:      |              SDCR                 |
 209 ; SDTIMR:    |              SDTIMR               |
 210 ; SDTIMR2:   |              SDTIMR2              |
 211 ; SDRCR:     |              SDRCR                |
 212 ; CLK2XSRC:  |             CLK2XSRC              |
 213 ;[DSP_EMIF3DDR_PATCHFXN]
 214 ;DDRPHYC1R = 0x000000C4
 215 ;SDCR = 0x08134632
 216 ;SDTIMR = 0x26922A09
 217 ;SDTIMR2 = 0x0014C722
 218 ;SDRCR = 0x00000492
 219 ;CLK2XSRC = 0x00000000