packages/ti/drv/udma/soc/V2/udma_soc.h

   1 /*
   2  *  Copyright (c) Texas Instruments Incorporated 2018
   3  *
   4  *  Redistribution and use in source and binary forms, with or without
   5  *  modification, are permitted provided that the following conditions
   6  *  are met:
   7  *
   8  *    Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  *
  11  *    Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the
  14  *    distribution.
  15  *
  16  *    Neither the name of Texas Instruments Incorporated nor the names of
  17  *    its contributors may be used to endorse or promote products derived
  18  *    from this software without specific prior written permission.
  19  *
  20  *  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  21  *  "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  22  *  LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  23  *  A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  24  *  OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  25  *  SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  26  *  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  27  *  DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  28  *  THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  29  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  30  *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  31  */
  32
  33 /**
  34  *  \file udma_soc.h
  35  *
  36  *  \brief UDMA Low Level Driver J721E SOC specific file.
  37  */
  38
  39 #ifndef UDMA_SOC_H_
  40 #define UDMA_SOC_H_
  41
  42 /* ========================================================================== */
  43 /*                             Include Files                                  */
  44 /* ========================================================================== */
  45
  46 /* None */
  47
  48 #ifdef __cplusplus
  49 extern "C" {
  50 #endif
  51
  52 /* ========================================================================== */
  53 /*                           Macros & Typedefs                                */
  54 /* ========================================================================== */
  55
  56 /**
  57  *  \anchor Udma_InstanceId
  58  *  \name UDMA Instance ID
  59  *
  60  *  UDMA instance ID - Main/MCU NAVSS
  61  *
  62  *  @{
  63  */
  64 /** \brief Main NAVSS UDMA instance */
  65 #define UDMA_INST_ID_MAIN_0             (0U)
  66 /** \brief MCU NAVSS UDMA instance */
  67 #define UDMA_INST_ID_MCU_0              (1U)
  68 /** \brief Maximum number of UDMA instance */
  69 #define UDMA_INST_ID_MAX                (2U)
  70 /* @} */
  71
  72 /** \brief Number of UTC instance  - No UTC in J7200 */
  73 #define UDMA_NUM_UTC_INSTANCE           (CSL_NAVSS_UTC_CNT)
  74
  75 /** \brief Flag to indicate the SOC needs ring reset workaround */
  76 #define UDMA_APPLY_RING_WORKAROUND      (0)
  77
  78 /**
  79  *  \anchor Udma_UtcIdSoc
  80  *  \name UTC ID specific to a SOC
  81  *
  82  *  List of all UTC's present in the SOC.
  83  *
  84  *  @{
  85  */
  86 /* @} */
  87
  88 /**
  89  *  \anchor Udma_CoreId
  90  *  \name Core ID specific to a SOC
  91  *
  92  *  List of all cores present in the SOC.
  93  *
  94  *  @{
  95  */
  96 /*
  97  * Locally used core ID to define default RM configuration.
  98  * Not to be used by caller
  99  */
 100 /* Main domain cores */
 101 #define UDMA_CORE_ID_MPU1_0             (0U)
 102 #define UDMA_CORE_ID_MCU2_0             (1U)
 103 #define UDMA_CORE_ID_MCU2_1             (2U)
 104 #define UDMA_NUM_MAIN_CORE              (3U)
 105 /* MCU domain cores - Note: This should be after all main domain cores */
 106 #define UDMA_CORE_ID_MCU1_0             (UDMA_NUM_MAIN_CORE + 0U)
 107 #define UDMA_CORE_ID_MCU1_1             (UDMA_NUM_MAIN_CORE + 1U)
 108 #define UDMA_NUM_MCU_CORE               (2U)
 109 /* Total number of cores */
 110 #define UDMA_NUM_CORE                   (UDMA_NUM_MAIN_CORE + UDMA_NUM_MCU_CORE)
 111 /* @} */
 112
 113 /**
 114  *  \anchor Udma_DruSubmitCoreId
 115  *  \name DRU core ID register to use for direct TR submission.
 116  *   Each CPU should have a unique submit register to avoid corrupting
 117  *   submit word when SW is running from multiple CPU at the same time.
 118  *
 119  *   Note: Since only 3 submit register set is present, we need to share some
 120  *   of them across cores. This means that Direct TR from these cores can't
 121  *   run simultaneously.
 122  *   In this case C7x and C66x are provided unique ID which are more likely to
 123  *   use direct TR mode and other cores share the same core ID.
 124  *
 125  *  List of all DRU cores ID to use for all the CPUs present in the SOC.
 126  *
 127  *  @{
 128  */
 129 #define UDMA_DRU_CORE_ID_MPU1_0         (CSL_DRU_CORE_ID_2)
 130 #define UDMA_DRU_CORE_ID_MCU2_0         (CSL_DRU_CORE_ID_2)
 131 #define UDMA_DRU_CORE_ID_MCU2_1         (CSL_DRU_CORE_ID_2)
 132 #define UDMA_DRU_CORE_ID_MCU1_0         (CSL_DRU_CORE_ID_2)
 133 #define UDMA_DRU_CORE_ID_MCU1_1         (CSL_DRU_CORE_ID_2)
 134 /* @} */
 135
 136 /**
 137  *  \anchor Udma_PsilCh
 138  *  \name PSIL Channels
 139  *
 140  *  List of all PSIL channels across MCU and main domains
 141  *
 142  *  @{
 143  */
 144
 145 /**
 146  *  \anchor Udma_PsilChMain
 147  *  \name Main PSIL Channels
 148  *
 149  *  List of all Main PSIL channels and the corresponding counts
 150  *
 151  *  @{
 152  */
 153 #define UDMA_PSIL_CH_MAIN_SAUL0_TX          (CSL_PSILCFG_NAVSS_MAIN_SAUL0_PSILD_THREAD_OFFSET)
 154 #define UDMA_PSIL_CH_MAIN_ICSS_G0_TX        (CSL_PSILCFG_NAVSS_MAIN_ICSS_G0_PSILD_THREAD_OFFSET)
 155 #define UDMA_PSIL_CH_MAIN_ICSS_G1_TX        (CSL_PSILCFG_NAVSS_MAIN_ICSS_G1_PSILD_THREAD_OFFSET)
 156 #define UDMA_PSIL_CH_MAIN_CPSW9_TX          (CSL_PSILCFG_NAVSS_MAIN_CPSW9_PSILD_THREAD_OFFSET)
 157
 158 #define UDMA_PSIL_CH_MAIN_SAUL0_RX          (CSL_PSILCFG_NAVSS_MAIN_SAUL0_PSILS_THREAD_OFFSET)
 159 #define UDMA_PSIL_CH_MAIN_ICSS_G0_RX        (CSL_PSILCFG_NAVSS_MAIN_ICSS_G0_PSILS_THREAD_OFFSET)
 160 #define UDMA_PSIL_CH_MAIN_ICSS_G1_RX        (CSL_PSILCFG_NAVSS_MAIN_ICSS_G1_PSILS_THREAD_OFFSET)
 161 #define UDMA_PSIL_CH_MAIN_CPSW9_RX          (CSL_PSILCFG_NAVSS_MAIN_CPSW9_PSILS_THREAD_OFFSET)
 162
 163 #define UDMA_PSIL_CH_MAIN_SAUL0_TX_CNT      (CSL_PSILCFG_NAVSS_MAIN_SAUL0_PSILD_THREAD_CNT)
 164 #define UDMA_PSIL_CH_MAIN_ICSS_G0_TX_CNT    (CSL_PSILCFG_NAVSS_MAIN_ICSS_G0_PSILD_THREAD_CNT)
 165 #define UDMA_PSIL_CH_MAIN_ICSS_G1_TX_CNT    (CSL_PSILCFG_NAVSS_MAIN_ICSS_G1_PSILD_THREAD_CNT)
 166
 167 #define UDMA_PSIL_CH_MAIN_SAUL0_RX_CNT      (CSL_PSILCFG_NAVSS_MAIN_SAUL0_PSILS_THREAD_CNT)
 168 #define UDMA_PSIL_CH_MAIN_ICSS_G0_RX_CNT    (CSL_PSILCFG_NAVSS_MAIN_ICSS_G0_PSILS_THREAD_CNT)
 169 #define UDMA_PSIL_CH_MAIN_ICSS_G1_RX_CNT    (CSL_PSILCFG_NAVSS_MAIN_ICSS_G1_PSILS_THREAD_CNT)
 170 #define UDMA_PSIL_CH_MAIN_CPSW9_TX_CNT      (CSL_PSILCFG_NAVSS_MAIN_CPSW9_PSILD_THREAD_CNT)
 171 #define UDMA_PSIL_CH_MAIN_CPSW9_RX_CNT      (CSL_PSILCFG_NAVSS_MAIN_CPSW9_PSILS_THREAD_CNT)
 172 /* @} */
 173
 174 /**
 175  *  \anchor Udma_PsilChMcu
 176  *  \name Mcu PSIL Channels
 177  *
 178  *  List of all Mcu PSIL channels and the corresponding counts
 179  *
 180  *  @{
 181  */
 182 #define UDMA_PSIL_CH_MCU_CPSW0_TX           (CSL_PSILCFG_NAVSS_MCU_CPSW0_PSILD_THREAD_OFFSET)
 183 #define UDMA_PSIL_CH_MCU_SAUL0_TX           (CSL_PSILCFG_NAVSS_MCU_SAUL0_PSILD_THREAD_OFFSET)
 184
 185 #define UDMA_PSIL_CH_MCU_CPSW0_RX           (CSL_PSILCFG_NAVSS_MCU_CPSW0_PSILS_THREAD_OFFSET)
 186 #define UDMA_PSIL_CH_MCU_SAUL0_RX           (CSL_PSILCFG_NAVSS_MCU_SAUL0_PSILS_THREAD_OFFSET)
 187
 188 #define UDMA_PSIL_CH_MCU_CPSW0_TX_CNT       (CSL_PSILCFG_NAVSS_MCU_CPSW0_PSILD_THREAD_CNT)
 189 #define UDMA_PSIL_CH_MCU_SAUL0_TX_CNT       (CSL_PSILCFG_NAVSS_MCU_SAUL0_PSILD_THREAD_CNT)
 190
 191 #define UDMA_PSIL_CH_MCU_CPSW0_RX_CNT       (CSL_PSILCFG_NAVSS_MCU_CPSW0_PSILS_THREAD_CNT)
 192 #define UDMA_PSIL_CH_MCU_SAUL0_RX_CNT       (CSL_PSILCFG_NAVSS_MCU_SAUL0_PSILS_THREAD_CNT)
 193 /* @} */
 194
 195 /* @} */
 196
 197 /**
 198  *  \anchor Udma_PdmaCh
 199  *  \name PDMA Channels
 200  *
 201  *  List of all PDMA channels across MCU and main domains
 202  *
 203  *  @{
 204  */
 205
 206 /**
 207  *  \anchor Udma_PdmaChMainTx
 208  *  \name Main TX PDMA Channels
 209  *
 210  *  List of all Main PDMA TX channels
 211  *
 212  *  @{
 213  */
 214 /*
 215  * PDMA Main McASP TX Channels
 216  */
 217 #define UDMA_PDMA_CH_MAIN_MCASP0_TX     (CSL_PDMA_CH_MAIN_MCASP0_CH0_TX)
 218 #define UDMA_PDMA_CH_MAIN_MCASP1_TX     (CSL_PDMA_CH_MAIN_MCASP1_CH0_TX)
 219 #define UDMA_PDMA_CH_MAIN_MCASP2_TX     (CSL_PDMA_CH_MAIN_MCASP2_CH0_TX)
 220 #define UDMA_PDMA_CH_MAIN_MCASP3_TX     (CSL_PDMA_CH_MAIN_MCASP3_CH0_TX)
 221 #define UDMA_PDMA_CH_MAIN_MCASP4_TX     (CSL_PDMA_CH_MAIN_MCASP4_CH0_TX)
 222 #define UDMA_PDMA_CH_MAIN_MCASP5_TX     (CSL_PDMA_CH_MAIN_MCASP5_CH0_TX)
 223 #define UDMA_PDMA_CH_MAIN_MCASP6_TX     (CSL_PDMA_CH_MAIN_MCASP6_CH0_TX)
 224 #define UDMA_PDMA_CH_MAIN_MCASP7_TX     (CSL_PDMA_CH_MAIN_MCASP7_CH0_TX)
 225 #define UDMA_PDMA_CH_MAIN_MCASP8_TX     (CSL_PDMA_CH_MAIN_MCASP8_CH0_TX)
 226 #define UDMA_PDMA_CH_MAIN_MCASP9_TX     (CSL_PDMA_CH_MAIN_MCASP9_CH0_TX)
 227 #define UDMA_PDMA_CH_MAIN_MCASP10_TX    (CSL_PDMA_CH_MAIN_MCASP10_CH0_TX)
 228 #define UDMA_PDMA_CH_MAIN_MCASP11_TX    (CSL_PDMA_CH_MAIN_MCASP11_CH0_TX)
 229 /*
 230  * PDMA Main AASRC TX Channels
 231  */
 232 #define UDMA_PDMA_CH_MAIN_AASRC0_CH0_TX (CSL_PDMA_CH_MAIN_AASRC0_CH0_TX)
 233 #define UDMA_PDMA_CH_MAIN_AASRC0_CH1_TX (CSL_PDMA_CH_MAIN_AASRC0_CH1_TX)
 234 #define UDMA_PDMA_CH_MAIN_AASRC0_CH2_TX (CSL_PDMA_CH_MAIN_AASRC0_CH2_TX)
 235 #define UDMA_PDMA_CH_MAIN_AASRC0_CH3_TX (CSL_PDMA_CH_MAIN_AASRC0_CH3_TX)
 236 #define UDMA_PDMA_CH_MAIN_AASRC0_CH4_TX (CSL_PDMA_CH_MAIN_AASRC0_CH4_TX)
 237 #define UDMA_PDMA_CH_MAIN_AASRC0_CH5_TX (CSL_PDMA_CH_MAIN_AASRC0_CH5_TX)
 238 #define UDMA_PDMA_CH_MAIN_AASRC0_CH6_TX (CSL_PDMA_CH_MAIN_AASRC0_CH6_TX)
 239 #define UDMA_PDMA_CH_MAIN_AASRC0_CH7_TX (CSL_PDMA_CH_MAIN_AASRC0_CH7_TX)
 240 /*
 241  * PDMA Main UART TX Channels
 242  */
 243 #define UDMA_PDMA_CH_MAIN_UART0_TX      (CSL_PDMA_CH_MAIN_UART0_CH0_TX)
 244 #define UDMA_PDMA_CH_MAIN_UART1_TX      (CSL_PDMA_CH_MAIN_UART1_CH0_TX)
 245 #define UDMA_PDMA_CH_MAIN_UART2_TX      (CSL_PDMA_CH_MAIN_UART2_CH0_TX)
 246 #define UDMA_PDMA_CH_MAIN_UART3_TX      (CSL_PDMA_CH_MAIN_UART3_CH0_TX)
 247 #define UDMA_PDMA_CH_MAIN_UART4_TX      (CSL_PDMA_CH_MAIN_UART4_CH0_TX)
 248 #define UDMA_PDMA_CH_MAIN_UART5_TX      (CSL_PDMA_CH_MAIN_UART5_CH0_TX)
 249 #define UDMA_PDMA_CH_MAIN_UART6_TX      (CSL_PDMA_CH_MAIN_UART6_CH0_TX)
 250 #define UDMA_PDMA_CH_MAIN_UART7_TX      (CSL_PDMA_CH_MAIN_UART7_CH0_TX)
 251 #define UDMA_PDMA_CH_MAIN_UART8_TX      (CSL_PDMA_CH_MAIN_UART8_CH0_TX)
 252 #define UDMA_PDMA_CH_MAIN_UART9_TX      (CSL_PDMA_CH_MAIN_UART9_CH0_TX)
 253 /*
 254  * PDMA Main McSPI TX Channels
 255  */
 256 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI0_CH0_TX)
 257 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI0_CH1_TX)
 258 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI0_CH2_TX)
 259 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI0_CH3_TX)
 260 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI1_CH0_TX)
 261 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI1_CH1_TX)
 262 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI1_CH2_TX)
 263 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI1_CH3_TX)
 264 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI2_CH0_TX)
 265 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI2_CH1_TX)
 266 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI2_CH2_TX)
 267 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI2_CH3_TX)
 268 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI3_CH0_TX)
 269 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI3_CH1_TX)
 270 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI3_CH2_TX)
 271 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI3_CH3_TX)
 272 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI4_CH0_TX)
 273 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI4_CH1_TX)
 274 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI4_CH2_TX)
 275 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI4_CH3_TX)
 276 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI5_CH0_TX)
 277 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI5_CH1_TX)
 278 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI5_CH2_TX)
 279 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI5_CH3_TX)
 280 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI6_CH0_TX)
 281 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI6_CH1_TX)
 282 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI6_CH2_TX)
 283 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI6_CH3_TX)
 284 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH0_TX (CSL_PDMA_CH_MAIN_MCSPI7_CH0_TX)
 285 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH1_TX (CSL_PDMA_CH_MAIN_MCSPI7_CH1_TX)
 286 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH2_TX (CSL_PDMA_CH_MAIN_MCSPI7_CH2_TX)
 287 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH3_TX (CSL_PDMA_CH_MAIN_MCSPI7_CH3_TX)
 288 /*
 289  * PDMA MAIN MCAN TX Channels
 290  */
 291 #define UDMA_PDMA_CH_MAIN_MCAN0_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN0_CH0_TX)
 292 #define UDMA_PDMA_CH_MAIN_MCAN0_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN0_CH1_TX)
 293 #define UDMA_PDMA_CH_MAIN_MCAN0_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN0_CH2_TX)
 294 #define UDMA_PDMA_CH_MAIN_MCAN1_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN1_CH0_TX)
 295 #define UDMA_PDMA_CH_MAIN_MCAN1_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN1_CH1_TX)
 296 #define UDMA_PDMA_CH_MAIN_MCAN1_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN1_CH2_TX)
 297 #define UDMA_PDMA_CH_MAIN_MCAN2_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN2_CH0_TX)
 298 #define UDMA_PDMA_CH_MAIN_MCAN2_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN2_CH1_TX)
 299 #define UDMA_PDMA_CH_MAIN_MCAN2_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN2_CH2_TX)
 300 #define UDMA_PDMA_CH_MAIN_MCAN3_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN3_CH0_TX)
 301 #define UDMA_PDMA_CH_MAIN_MCAN3_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN3_CH1_TX)
 302 #define UDMA_PDMA_CH_MAIN_MCAN3_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN3_CH2_TX)
 303 #define UDMA_PDMA_CH_MAIN_MCAN4_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN4_CH0_TX)
 304 #define UDMA_PDMA_CH_MAIN_MCAN4_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN4_CH1_TX)
 305 #define UDMA_PDMA_CH_MAIN_MCAN4_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN4_CH2_TX)
 306 #define UDMA_PDMA_CH_MAIN_MCAN5_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN5_CH0_TX)
 307 #define UDMA_PDMA_CH_MAIN_MCAN5_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN5_CH1_TX)
 308 #define UDMA_PDMA_CH_MAIN_MCAN5_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN5_CH2_TX)
 309 #define UDMA_PDMA_CH_MAIN_MCAN6_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN6_CH0_TX)
 310 #define UDMA_PDMA_CH_MAIN_MCAN6_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN6_CH1_TX)
 311 #define UDMA_PDMA_CH_MAIN_MCAN6_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN6_CH2_TX)
 312 #define UDMA_PDMA_CH_MAIN_MCAN7_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN7_CH0_TX)
 313 #define UDMA_PDMA_CH_MAIN_MCAN7_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN7_CH1_TX)
 314 #define UDMA_PDMA_CH_MAIN_MCAN7_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN7_CH2_TX)
 315 #define UDMA_PDMA_CH_MAIN_MCAN8_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN8_CH0_TX)
 316 #define UDMA_PDMA_CH_MAIN_MCAN8_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN8_CH1_TX)
 317 #define UDMA_PDMA_CH_MAIN_MCAN8_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN8_CH2_TX)
 318 #define UDMA_PDMA_CH_MAIN_MCAN9_CH0_TX  (CSL_PDMA_CH_MAIN_MCAN9_CH0_TX)
 319 #define UDMA_PDMA_CH_MAIN_MCAN9_CH1_TX  (CSL_PDMA_CH_MAIN_MCAN9_CH1_TX)
 320 #define UDMA_PDMA_CH_MAIN_MCAN9_CH2_TX  (CSL_PDMA_CH_MAIN_MCAN9_CH2_TX)
 321 #define UDMA_PDMA_CH_MAIN_MCAN10_CH0_TX (CSL_PDMA_CH_MAIN_MCAN10_CH0_TX)
 322 #define UDMA_PDMA_CH_MAIN_MCAN10_CH1_TX (CSL_PDMA_CH_MAIN_MCAN10_CH1_TX)
 323 #define UDMA_PDMA_CH_MAIN_MCAN10_CH2_TX (CSL_PDMA_CH_MAIN_MCAN10_CH2_TX)
 324 #define UDMA_PDMA_CH_MAIN_MCAN11_CH0_TX (CSL_PDMA_CH_MAIN_MCAN11_CH0_TX)
 325 #define UDMA_PDMA_CH_MAIN_MCAN11_CH1_TX (CSL_PDMA_CH_MAIN_MCAN11_CH1_TX)
 326 #define UDMA_PDMA_CH_MAIN_MCAN11_CH2_TX (CSL_PDMA_CH_MAIN_MCAN11_CH2_TX)
 327 #define UDMA_PDMA_CH_MAIN_MCAN12_CH0_TX (CSL_PDMA_CH_MAIN_MCAN12_CH0_TX)
 328 #define UDMA_PDMA_CH_MAIN_MCAN12_CH1_TX (CSL_PDMA_CH_MAIN_MCAN12_CH1_TX)
 329 #define UDMA_PDMA_CH_MAIN_MCAN12_CH2_TX (CSL_PDMA_CH_MAIN_MCAN12_CH2_TX)
 330 #define UDMA_PDMA_CH_MAIN_MCAN13_CH0_TX (CSL_PDMA_CH_MAIN_MCAN13_CH0_TX)
 331 #define UDMA_PDMA_CH_MAIN_MCAN13_CH1_TX (CSL_PDMA_CH_MAIN_MCAN13_CH1_TX)
 332 #define UDMA_PDMA_CH_MAIN_MCAN13_CH2_TX (CSL_PDMA_CH_MAIN_MCAN13_CH2_TX)
 333 /* @} */
 334
 335 /**
 336  *  \anchor Udma_PdmaChMcuTx
 337  *  \name MCU TX PDMA Channels
 338  *
 339  *  List of all MCU PDMA TX channels
 340  *
 341  *  @{
 342  */
 343 /*
 344  * PDMA MCU McSPI TX Channels
 345  */
 346 #define UDMA_PDMA_CH_MCU_MCSPI0_CH0_TX  (CSL_PDMA_CH_MCU_MCSPI0_CH0_TX)
 347 #define UDMA_PDMA_CH_MCU_MCSPI0_CH1_TX  (CSL_PDMA_CH_MCU_MCSPI0_CH1_TX)
 348 #define UDMA_PDMA_CH_MCU_MCSPI0_CH2_TX  (CSL_PDMA_CH_MCU_MCSPI0_CH2_TX)
 349 #define UDMA_PDMA_CH_MCU_MCSPI0_CH3_TX  (CSL_PDMA_CH_MCU_MCSPI0_CH3_TX)
 350 #define UDMA_PDMA_CH_MCU_MCSPI1_CH0_TX  (CSL_PDMA_CH_MCU_MCSPI1_CH0_TX)
 351 #define UDMA_PDMA_CH_MCU_MCSPI1_CH1_TX  (CSL_PDMA_CH_MCU_MCSPI1_CH1_TX)
 352 #define UDMA_PDMA_CH_MCU_MCSPI1_CH2_TX  (CSL_PDMA_CH_MCU_MCSPI1_CH2_TX)
 353 #define UDMA_PDMA_CH_MCU_MCSPI1_CH3_TX  (CSL_PDMA_CH_MCU_MCSPI1_CH3_TX)
 354 #define UDMA_PDMA_CH_MCU_MCSPI2_CH0_TX  (CSL_PDMA_CH_MCU_MCSPI2_CH0_TX)
 355 #define UDMA_PDMA_CH_MCU_MCSPI2_CH1_TX  (CSL_PDMA_CH_MCU_MCSPI2_CH1_TX)
 356 #define UDMA_PDMA_CH_MCU_MCSPI2_CH2_TX  (CSL_PDMA_CH_MCU_MCSPI2_CH2_TX)
 357 #define UDMA_PDMA_CH_MCU_MCSPI2_CH3_TX  (CSL_PDMA_CH_MCU_MCSPI2_CH3_TX)
 358 /*
 359  * PDMA MCU MCAN TX Channels
 360  */
 361 #define UDMA_PDMA_CH_MCU_MCAN0_CH0_TX   (CSL_PDMA_CH_MCU_MCAN0_CH0_TX)
 362 #define UDMA_PDMA_CH_MCU_MCAN0_CH1_TX   (CSL_PDMA_CH_MCU_MCAN0_CH1_TX)
 363 #define UDMA_PDMA_CH_MCU_MCAN0_CH2_TX   (CSL_PDMA_CH_MCU_MCAN0_CH2_TX)
 364 #define UDMA_PDMA_CH_MCU_MCAN1_CH0_TX   (CSL_PDMA_CH_MCU_MCAN1_CH0_TX)
 365 #define UDMA_PDMA_CH_MCU_MCAN1_CH1_TX   (CSL_PDMA_CH_MCU_MCAN1_CH1_TX)
 366 #define UDMA_PDMA_CH_MCU_MCAN1_CH2_TX   (CSL_PDMA_CH_MCU_MCAN1_CH2_TX)
 367 /*
 368  * PDMA MCU UART TX Channels
 369  */
 370 #define UDMA_PDMA_CH_MCU_UART0_TX       (CSL_PDMA_CH_MCU_UART0_CH0_TX)
 371 /* @} */
 372
 373 /**
 374  *  \anchor Udma_PdmaChMainRx
 375  *  \name Main RX PDMA Channels
 376  *
 377  *  List of all Main PDMA RX channels
 378  *
 379  *  @{
 380  */
 381 /*
 382  * PDMA Main McASP RX Channels
 383  */
 384 #define UDMA_PDMA_CH_MAIN_MCASP0_RX     (CSL_PDMA_CH_MAIN_MCASP0_CH0_RX)
 385 #define UDMA_PDMA_CH_MAIN_MCASP1_RX     (CSL_PDMA_CH_MAIN_MCASP1_CH0_RX)
 386 #define UDMA_PDMA_CH_MAIN_MCASP2_RX     (CSL_PDMA_CH_MAIN_MCASP2_CH0_RX)
 387 #define UDMA_PDMA_CH_MAIN_MCASP3_RX     (CSL_PDMA_CH_MAIN_MCASP3_CH0_RX)
 388 #define UDMA_PDMA_CH_MAIN_MCASP4_RX     (CSL_PDMA_CH_MAIN_MCASP4_CH0_RX)
 389 #define UDMA_PDMA_CH_MAIN_MCASP5_RX     (CSL_PDMA_CH_MAIN_MCASP5_CH0_RX)
 390 #define UDMA_PDMA_CH_MAIN_MCASP6_RX     (CSL_PDMA_CH_MAIN_MCASP6_CH0_RX)
 391 #define UDMA_PDMA_CH_MAIN_MCASP7_RX     (CSL_PDMA_CH_MAIN_MCASP7_CH0_RX)
 392 #define UDMA_PDMA_CH_MAIN_MCASP8_RX     (CSL_PDMA_CH_MAIN_MCASP8_CH0_RX)
 393 #define UDMA_PDMA_CH_MAIN_MCASP9_RX     (CSL_PDMA_CH_MAIN_MCASP9_CH0_RX)
 394 #define UDMA_PDMA_CH_MAIN_MCASP10_RX    (CSL_PDMA_CH_MAIN_MCASP10_CH0_RX)
 395 #define UDMA_PDMA_CH_MAIN_MCASP11_RX    (CSL_PDMA_CH_MAIN_MCASP11_CH0_RX)
 396 /*
 397  * PDMA Main AASRC RX Channels
 398  */
 399 #define UDMA_PDMA_CH_MAIN_AASRC0_CH0_RX (CSL_PDMA_CH_MAIN_AASRC0_CH0_RX)
 400 #define UDMA_PDMA_CH_MAIN_AASRC0_CH1_RX (CSL_PDMA_CH_MAIN_AASRC0_CH1_RX)
 401 #define UDMA_PDMA_CH_MAIN_AASRC0_CH2_RX (CSL_PDMA_CH_MAIN_AASRC0_CH2_RX)
 402 #define UDMA_PDMA_CH_MAIN_AASRC0_CH3_RX (CSL_PDMA_CH_MAIN_AASRC0_CH3_RX)
 403 #define UDMA_PDMA_CH_MAIN_AASRC0_CH4_RX (CSL_PDMA_CH_MAIN_AASRC0_CH4_RX)
 404 #define UDMA_PDMA_CH_MAIN_AASRC0_CH5_RX (CSL_PDMA_CH_MAIN_AASRC0_CH5_RX)
 405 #define UDMA_PDMA_CH_MAIN_AASRC0_CH6_RX (CSL_PDMA_CH_MAIN_AASRC0_CH6_RX)
 406 #define UDMA_PDMA_CH_MAIN_AASRC0_CH7_RX (CSL_PDMA_CH_MAIN_AASRC0_CH7_RX)
 407 /*
 408  * PDMA Main UART RX Channels
 409  */
 410 #define UDMA_PDMA_CH_MAIN_UART0_RX      (CSL_PDMA_CH_MAIN_UART0_CH0_RX)
 411 #define UDMA_PDMA_CH_MAIN_UART1_RX      (CSL_PDMA_CH_MAIN_UART1_CH0_RX)
 412 #define UDMA_PDMA_CH_MAIN_UART2_RX      (CSL_PDMA_CH_MAIN_UART2_CH0_RX)
 413 #define UDMA_PDMA_CH_MAIN_UART3_RX      (CSL_PDMA_CH_MAIN_UART3_CH0_RX)
 414 #define UDMA_PDMA_CH_MAIN_UART4_RX      (CSL_PDMA_CH_MAIN_UART4_CH0_RX)
 415 #define UDMA_PDMA_CH_MAIN_UART5_RX      (CSL_PDMA_CH_MAIN_UART5_CH0_RX)
 416 #define UDMA_PDMA_CH_MAIN_UART6_RX      (CSL_PDMA_CH_MAIN_UART6_CH0_RX)
 417 #define UDMA_PDMA_CH_MAIN_UART7_RX      (CSL_PDMA_CH_MAIN_UART7_CH0_RX)
 418 #define UDMA_PDMA_CH_MAIN_UART8_RX      (CSL_PDMA_CH_MAIN_UART8_CH0_RX)
 419 #define UDMA_PDMA_CH_MAIN_UART9_RX      (CSL_PDMA_CH_MAIN_UART9_CH0_RX)
 420 /*
 421  * PDMA Main McSPI RX Channels
 422  */
 423 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI0_CH0_RX)
 424 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI0_CH1_RX)
 425 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI0_CH2_RX)
 426 #define UDMA_PDMA_CH_MAIN_MCSPI0_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI0_CH3_RX)
 427 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI1_CH0_RX)
 428 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI1_CH1_RX)
 429 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI1_CH2_RX)
 430 #define UDMA_PDMA_CH_MAIN_MCSPI1_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI1_CH3_RX)
 431 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI2_CH0_RX)
 432 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI2_CH1_RX)
 433 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI2_CH2_RX)
 434 #define UDMA_PDMA_CH_MAIN_MCSPI2_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI2_CH3_RX)
 435 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI3_CH0_RX)
 436 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI3_CH1_RX)
 437 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI3_CH2_RX)
 438 #define UDMA_PDMA_CH_MAIN_MCSPI3_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI3_CH3_RX)
 439 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI4_CH0_RX)
 440 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI4_CH1_RX)
 441 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI4_CH2_RX)
 442 #define UDMA_PDMA_CH_MAIN_MCSPI4_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI4_CH3_RX)
 443 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI5_CH0_RX)
 444 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI5_CH1_RX)
 445 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI5_CH2_RX)
 446 #define UDMA_PDMA_CH_MAIN_MCSPI5_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI5_CH3_RX)
 447 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI6_CH0_RX)
 448 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI6_CH1_RX)
 449 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI6_CH2_RX)
 450 #define UDMA_PDMA_CH_MAIN_MCSPI6_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI6_CH3_RX)
 451 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH0_RX (CSL_PDMA_CH_MAIN_MCSPI7_CH0_RX)
 452 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH1_RX (CSL_PDMA_CH_MAIN_MCSPI7_CH1_RX)
 453 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH2_RX (CSL_PDMA_CH_MAIN_MCSPI7_CH2_RX)
 454 #define UDMA_PDMA_CH_MAIN_MCSPI7_CH3_RX (CSL_PDMA_CH_MAIN_MCSPI7_CH3_RX)
 455 /*
 456  * PDMA MAIN MCAN RX Channels
 457  */
 458 #define UDMA_PDMA_CH_MAIN_MCAN0_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN0_CH0_RX)
 459 #define UDMA_PDMA_CH_MAIN_MCAN0_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN0_CH1_RX)
 460 #define UDMA_PDMA_CH_MAIN_MCAN0_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN0_CH2_RX)
 461 #define UDMA_PDMA_CH_MAIN_MCAN1_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN1_CH0_RX)
 462 #define UDMA_PDMA_CH_MAIN_MCAN1_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN1_CH1_RX)
 463 #define UDMA_PDMA_CH_MAIN_MCAN1_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN1_CH2_RX)
 464 #define UDMA_PDMA_CH_MAIN_MCAN2_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN2_CH0_RX)
 465 #define UDMA_PDMA_CH_MAIN_MCAN2_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN2_CH1_RX)
 466 #define UDMA_PDMA_CH_MAIN_MCAN2_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN2_CH2_RX)
 467 #define UDMA_PDMA_CH_MAIN_MCAN3_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN3_CH0_RX)
 468 #define UDMA_PDMA_CH_MAIN_MCAN3_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN3_CH1_RX)
 469 #define UDMA_PDMA_CH_MAIN_MCAN3_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN3_CH2_RX)
 470 #define UDMA_PDMA_CH_MAIN_MCAN4_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN4_CH0_RX)
 471 #define UDMA_PDMA_CH_MAIN_MCAN4_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN4_CH1_RX)
 472 #define UDMA_PDMA_CH_MAIN_MCAN4_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN4_CH2_RX)
 473 #define UDMA_PDMA_CH_MAIN_MCAN5_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN5_CH0_RX)
 474 #define UDMA_PDMA_CH_MAIN_MCAN5_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN5_CH1_RX)
 475 #define UDMA_PDMA_CH_MAIN_MCAN5_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN5_CH2_RX)
 476 #define UDMA_PDMA_CH_MAIN_MCAN6_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN6_CH0_RX)
 477 #define UDMA_PDMA_CH_MAIN_MCAN6_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN6_CH1_RX)
 478 #define UDMA_PDMA_CH_MAIN_MCAN6_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN6_CH2_RX)
 479 #define UDMA_PDMA_CH_MAIN_MCAN7_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN7_CH0_RX)
 480 #define UDMA_PDMA_CH_MAIN_MCAN7_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN7_CH1_RX)
 481 #define UDMA_PDMA_CH_MAIN_MCAN7_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN7_CH2_RX)
 482 #define UDMA_PDMA_CH_MAIN_MCAN8_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN8_CH0_RX)
 483 #define UDMA_PDMA_CH_MAIN_MCAN8_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN8_CH1_RX)
 484 #define UDMA_PDMA_CH_MAIN_MCAN8_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN8_CH2_RX)
 485 #define UDMA_PDMA_CH_MAIN_MCAN9_CH0_RX  (CSL_PDMA_CH_MAIN_MCAN9_CH0_RX)
 486 #define UDMA_PDMA_CH_MAIN_MCAN9_CH1_RX  (CSL_PDMA_CH_MAIN_MCAN9_CH1_RX)
 487 #define UDMA_PDMA_CH_MAIN_MCAN9_CH2_RX  (CSL_PDMA_CH_MAIN_MCAN9_CH2_RX)
 488 #define UDMA_PDMA_CH_MAIN_MCAN10_CH0_RX (CSL_PDMA_CH_MAIN_MCAN10_CH0_RX)
 489 #define UDMA_PDMA_CH_MAIN_MCAN10_CH1_RX (CSL_PDMA_CH_MAIN_MCAN10_CH1_RX)
 490 #define UDMA_PDMA_CH_MAIN_MCAN10_CH2_RX (CSL_PDMA_CH_MAIN_MCAN10_CH2_RX)
 491 #define UDMA_PDMA_CH_MAIN_MCAN11_CH0_RX (CSL_PDMA_CH_MAIN_MCAN11_CH0_RX)
 492 #define UDMA_PDMA_CH_MAIN_MCAN11_CH1_RX (CSL_PDMA_CH_MAIN_MCAN11_CH1_RX)
 493 #define UDMA_PDMA_CH_MAIN_MCAN11_CH2_RX (CSL_PDMA_CH_MAIN_MCAN11_CH2_RX)
 494 #define UDMA_PDMA_CH_MAIN_MCAN12_CH0_RX (CSL_PDMA_CH_MAIN_MCAN12_CH0_RX)
 495 #define UDMA_PDMA_CH_MAIN_MCAN12_CH1_RX (CSL_PDMA_CH_MAIN_MCAN12_CH1_RX)
 496 #define UDMA_PDMA_CH_MAIN_MCAN12_CH2_RX (CSL_PDMA_CH_MAIN_MCAN12_CH2_RX)
 497 #define UDMA_PDMA_CH_MAIN_MCAN13_CH0_RX (CSL_PDMA_CH_MAIN_MCAN13_CH0_RX)
 498 #define UDMA_PDMA_CH_MAIN_MCAN13_CH1_RX (CSL_PDMA_CH_MAIN_MCAN13_CH1_RX)
 499 #define UDMA_PDMA_CH_MAIN_MCAN13_CH2_RX (CSL_PDMA_CH_MAIN_MCAN13_CH2_RX)
 500 /* @} */
 501
 502 /**
 503  *  \anchor Udma_PdmaChMcuRx
 504  *  \name MCU RX PDMA Channels
 505  *
 506  *  List of all MCU PDMA RX channels
 507  *
 508  *  @{
 509  */
 510 /*
 511  * PDMA MCU ADC RX Channels
 512  */
 513 #define UDMA_PDMA_CH_MCU_ADC0_CH0_RX    (CSL_PDMA_CH_MCU_ADC0_CH0_RX)
 514 #define UDMA_PDMA_CH_MCU_ADC0_CH1_RX    (CSL_PDMA_CH_MCU_ADC0_CH1_RX)
 515 #define UDMA_PDMA_CH_MCU_ADC1_CH0_RX    (CSL_PDMA_CH_MCU_ADC1_CH0_RX)
 516 #define UDMA_PDMA_CH_MCU_ADC1_CH1_RX    (CSL_PDMA_CH_MCU_ADC1_CH1_RX)
 517 /*
 518  * PDMA MCU McSPI RX Channels
 519  */
 520 #define UDMA_PDMA_CH_MCU_MCSPI0_CH0_RX  (CSL_PDMA_CH_MCU_MCSPI0_CH0_RX)
 521 #define UDMA_PDMA_CH_MCU_MCSPI0_CH1_RX  (CSL_PDMA_CH_MCU_MCSPI0_CH1_RX)
 522 #define UDMA_PDMA_CH_MCU_MCSPI0_CH2_RX  (CSL_PDMA_CH_MCU_MCSPI0_CH2_RX)
 523 #define UDMA_PDMA_CH_MCU_MCSPI0_CH3_RX  (CSL_PDMA_CH_MCU_MCSPI0_CH3_RX)
 524 #define UDMA_PDMA_CH_MCU_MCSPI1_CH0_RX  (CSL_PDMA_CH_MCU_MCSPI1_CH0_RX)
 525 #define UDMA_PDMA_CH_MCU_MCSPI1_CH1_RX  (CSL_PDMA_CH_MCU_MCSPI1_CH1_RX)
 526 #define UDMA_PDMA_CH_MCU_MCSPI1_CH2_RX  (CSL_PDMA_CH_MCU_MCSPI1_CH2_RX)
 527 #define UDMA_PDMA_CH_MCU_MCSPI1_CH3_RX  (CSL_PDMA_CH_MCU_MCSPI1_CH3_RX)
 528 #define UDMA_PDMA_CH_MCU_MCSPI2_CH0_RX  (CSL_PDMA_CH_MCU_MCSPI2_CH0_RX)
 529 #define UDMA_PDMA_CH_MCU_MCSPI2_CH1_RX  (CSL_PDMA_CH_MCU_MCSPI2_CH1_RX)
 530 #define UDMA_PDMA_CH_MCU_MCSPI2_CH2_RX  (CSL_PDMA_CH_MCU_MCSPI2_CH2_RX)
 531 #define UDMA_PDMA_CH_MCU_MCSPI2_CH3_RX  (CSL_PDMA_CH_MCU_MCSPI2_CH3_RX)
 532 /*
 533  * PDMA MCU MCAN RX Channels
 534  */
 535 #define UDMA_PDMA_CH_MCU_MCAN0_CH0_RX   (CSL_PDMA_CH_MCU_MCAN0_CH0_RX)
 536 #define UDMA_PDMA_CH_MCU_MCAN0_CH1_RX   (CSL_PDMA_CH_MCU_MCAN0_CH1_RX)
 537 #define UDMA_PDMA_CH_MCU_MCAN0_CH2_RX   (CSL_PDMA_CH_MCU_MCAN0_CH2_RX)
 538 #define UDMA_PDMA_CH_MCU_MCAN1_CH0_RX   (CSL_PDMA_CH_MCU_MCAN1_CH0_RX)
 539 #define UDMA_PDMA_CH_MCU_MCAN1_CH1_RX   (CSL_PDMA_CH_MCU_MCAN1_CH1_RX)
 540 #define UDMA_PDMA_CH_MCU_MCAN1_CH2_RX   (CSL_PDMA_CH_MCU_MCAN1_CH2_RX)
 541 /*
 542  * PDMA MCU UART RX Channels
 543  */
 544 #define UDMA_PDMA_CH_MCU_UART0_RX       (CSL_PDMA_CH_MCU_UART0_CH0_RX)
 545 /* @} */
 546
 547 /* @} */
 548
 549 /* ========================================================================== */
 550 /*                         Structure Declarations                             */
 551 /* ========================================================================== */
 552
 553 /* None */
 554
 555 /* ========================================================================== */
 556 /*                          Function Declarations                             */
 557 /* ========================================================================== */
 558
 559 /**
 560  *  \brief Returns the core ID
 561  *
 562  *  \return Core ID \ref Udma_CoreId
 563  */
 564 uint32_t Udma_getCoreId(void);
 565
 566 /**
 567  *  \brief Returns TRUE if the memory is cache coherent
 568  *
 569  *  \return TRUE/FALSE
 570  */
 571 uint32_t Udma_isCacheCoherent(void);
 572
 573 /* ========================================================================== */
 574 /*                       Static Function Definitions                          */
 575 /* ========================================================================== */
 576
 577 /* None */
 578
 579 #ifdef __cplusplus
 580 }
 581 #endif
 582
 583 #endif /* #ifndef UDMA_SOC_H_ */