ti/drv/uart: SCI bug fixes and UART test enhancements
authorEric Ruei <e-ruei1@ti.com>
Wed, 21 Oct 2020 21:20:36 +0000 (17:20 -0400)
committerSivaraj R <sivaraj@ti.com>
Tue, 27 Oct 2020 04:00:39 +0000 (23:00 -0500)
commita15f67f1c70ff3b2d6ecd81b74c04856217dbd79
tree7f2988b062af97d36f69557fa64eec57e8f9cde0
parentadceca989278da5104bf58bb929f62f69388e04c
ti/drv/uart: SCI bug fixes and UART test enhancements

tpr12/soc: MSS domain: add DSS SCI instance
uartsci.c: fix the following two bugs
  - UartSci_write: need to wait for TxFree prior to the first ch write
  - UartSci_close: Wait for Tx empty to ensure all pending transmission
                   are completed
Uart test: TPR12: UART_RX_LOOPBAK_ONLY valid for SIM_BUILD only
           TPR12: Verify DSS UART instance at R5F
           Increase  UART_TEST_TIMEOUT to 10 seconds to be consistent
           with test description
           Replace sizeof(const string array) to strlen(const string array)
           to provide the accurate length for UART_write()
           Add cache alignments to all output buffers
           restrict the Tx profile test for QT only because the test requires
           CCS console output and the baudrate does not match th eone at the terminal
UART build: add tpr12_qt

Signed-off-by: Eric Ruei <e-ruei1@ti.com>
packages/ti/drv/uart/soc/tpr12/UART_soc.c
packages/ti/drv/uart/src/v3/uartsci.c
packages/ti/drv/uart/test/src/UART_board.h
packages/ti/drv/uart/test/src/main_uart_test.c
packages/ti/drv/uart/uart_component.mk