OSPI: Build fixes for cached applications
authorAditya Wadhwa <a0485151@ti.com>
Wed, 17 Mar 2021 09:38:47 +0000 (15:08 +0530)
committerAnkur <ankurbaranwal@ti.com>
Wed, 17 Mar 2021 09:42:39 +0000 (04:42 -0500)
Signed-off-by: Aditya Wadhwa <a0485151@ti.com>
packages/ti/drv/spi/spi_component.mk [changed mode: 0644->0755]
packages/ti/drv/spi/test/ospi_flash/makefile

old mode 100644 (file)
new mode 100755 (executable)
index edc200a..e6bf5b0
@@ -94,9 +94,12 @@ drvspi_dra78x_CORELIST = c66x ipu1_0
 drvspi_am65xx_CORELIST = mpu1_0 mcu1_0
 drvspi_j721e_CORELIST  = $(DEFAULT_j721e_CORELIST)
 drvspi_j721e_CORELISTARM  = mpu1_0 mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1
+drvspi_j721e_CORELISTARM_CACHE  = mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1
 drvspi_j7200_CORELIST     = mpu1_0 mcu1_0 mcu1_1 mcu2_0 mcu2_1
+drvspi_j7200_CORELIST_CACHE     = mcu1_0 mcu1_1 mcu2_0 mcu2_1
 drvspi_am64x_CORELIST  = mpu1_0 mcu1_0 mcu1_1 mcu2_0 mcu2_1 m4f_0
 drvspi_am64x_CORELISTARM  = mpu1_0 mcu1_0 mcu1_1 mcu2_0 mcu2_1
+drvspi_am64x_CORELISTARM_CACHE  = mcu1_0 mcu1_1 mcu2_0 mcu2_1
 drvspi_tpr12_CORELIST  = mcu1_0
 drvspi_awr294x_CORELIST  = mcu1_0
 ############################
@@ -667,9 +670,9 @@ OSPI_Baremetal_Flash_Cache_TestApp_INCLUDE = $(OSPI_Baremetal_Flash_Cache_TestAp
 OSPI_Baremetal_Flash_Cache_TestApp_BOARDLIST = $(drvspi_BOARDLIST)
 export OSPI_Baremetal_Flash_Cache_TestApp_BOARDLIST
 ifeq ($(SOC),$(filter $(SOC), j721e am64x))
-OSPI_Baremetal_Flash_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELISTARM)
+OSPI_Baremetal_Flash_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELISTARM_CACHE)
 else
-OSPI_Baremetal_Flash_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELIST)
+OSPI_Baremetal_Flash_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELIST_CACHE)
 endif
 export OSPI_Baremetal_Flash_Cache_TestApp_$(SOC)_CORELIST
 
@@ -694,9 +697,9 @@ OSPI_Baremetal_Flash_Dma_Cache_TestApp_INCLUDE = $(OSPI_Baremetal_Flash_Dma_Cach
 OSPI_Baremetal_Flash_Dma_Cache_TestApp_BOARDLIST = $(drvspi_BOARDLIST)
 export OSPI_Baremetal_Flash_Dma_Cache_TestApp_BOARDLIST
 ifeq ($(SOC),$(filter $(SOC), j721e am64x))
-OSPI_Baremetal_Flash_Dma_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELISTARM)
+OSPI_Baremetal_Flash_Dma_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELISTARM_CACHE)
 else
-OSPI_Baremetal_Flash_Dma_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELIST)
+OSPI_Baremetal_Flash_Dma_Cache_TestApp_$(SOC)_CORELIST = $(drvspi_$(SOC)_CORELIST_CACHE)
 endif
 export OSPI_Baremetal_Flash_Dma_Cache_TestApp_$(SOC)_CORELIST
 
index 796196730822fc325a6335c07a2b9d24c4646b3b..45d67c25e61f70414b01b0f3f07de1fa205ac820 100755 (executable)
@@ -13,11 +13,11 @@ SRCDIR += . src
 SRCS_COMMON += main_ospi_flash_test.c 
 ifeq ($(SOC),$(filter $(SOC), j7200 j721e am64x))
     ifeq ($(CACHE), enable)
-        ifeq ($(CORE),$(filter $(SOC), mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1))
+        ifeq ($(CORE),$(filter $(CORE), mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1))
             SRCS_COMMON += ./$(SOC)/cached/baremetal_mpu_config.c
         endif
     else
-        ifeq ($(CORE),$(filter $(SOC), mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1))
+        ifeq ($(CORE),$(filter $(CORE), mcu1_0 mcu1_1 mcu2_0 mcu2_1 mcu3_0 mcu3_1))
             SRCS_COMMON += ./$(SOC)/non_cached/baremetal_mpu_config.c
         endif
     endif