Check PWR_MGMT_CTRL.reg_sr_tim for JEDEC compliance
authorBrad Griffis <bgriffis@ti.com>
Fri, 6 Nov 2015 17:42:49 +0000 (11:42 -0600)
committerBrad Griffis <bgriffis@ti.com>
Fri, 6 Nov 2015 17:42:49 +0000 (11:42 -0600)
See the section titled "DDR3: JEDEC Compliance for Maximum Self-Refresh
Command Limit" in the AM335x silicon errata for more details.

am335x-ddr-analysis.dss

index dac3c5b26ab7cee7b48cb9faec17cb56370c47fd..7c8871ea660ab1b49e4f430ee8d797d7c8327a1c 100644 (file)
@@ -115,6 +115,10 @@ if (is_lpddr == 1) {
 \r
 // EMIF: PWR_MGMT_CTRL\r
 reg_val = printRegisterValue(debugSessionDAP, "EMIF: PWR_MGMT_CTRL", 0x4C000038);\r
+if ( (reg_val & 0xF0) < 0x90 ) {\r
+       file.write(" * ERROR: Bits 7:4 (reg_sr_tim) are in violation of Maximum Self-Refresh Command Limit\n");\r
+       file.write(" * Please see the silicon errata for more details.\n");\r
+}\r
 \r
 // DDR PHY: DDR_PHY_CTRL_1\r
 reg_val = printRegisterValue(debugSessionDAP, "DDR PHY: DDR_PHY_CTRL_1", 0x4C0000E4);\r