[DDR] Output configured DDR type
authorBrad Griffis <bgriffis@ti.com>
Tue, 23 Apr 2019 13:51:27 +0000 (08:51 -0500)
committerBrad Griffis <bgriffis@ti.com>
Tue, 23 Apr 2019 13:51:27 +0000 (08:51 -0500)
am335x-ddr-analysis.dss

index 4fb2ac2f841507cdca865add082cd19507b20b42..a437668cd056d5acf740d0792fe7b907a8a71e59 100644 (file)
@@ -121,6 +121,7 @@ if (original_CM_PER_L3_CLKSTCTRL & 1<<2) {
        if ( (reg_val & 0xE0000000) == (2 << 29) ) {is_ddr2=1;}
        if ( (reg_val & 0xE0000000) == (3 << 29) ) {is_ddr3=1;}
        if (is_ddr3 == 1) {
+               file.write("  * Bits 31:29 (reg_sdram_type) set for DDR3\n");
                file.write("  * Bits 26:24 (reg_ddr_term) set for ");
                if ( (reg_val & 0x07000000) == (0 << 24) ) {file.write("termination disabled (000b)\n");}
                if ( (reg_val & 0x07000000) == (1 << 24) ) {file.write("RZQ/4 (001b)\n");}
@@ -132,6 +133,7 @@ if (original_CM_PER_L3_CLKSTCTRL & 1<<2) {
                if ( (reg_val & 0x07000000) == (7 << 24) ) {file.write("ERROR\n");}
        }
        if (is_ddr2 == 1) {
+               file.write("  * Bits 31:29 (reg_sdram_type) set for DDR2\n");
                file.write("  * Bits 26:24 (reg_ddr_term) set for ");
                if ( (reg_val & 0x07000000) == (0 << 24) ) {file.write("termination disabled (000b)\n");}
                if ( (reg_val & 0x07000000) == (1 << 24) ) {file.write("75 Ohm (001b)\n");}
@@ -157,6 +159,7 @@ if (original_CM_PER_L3_CLKSTCTRL & 1<<2) {
                if ( (reg_val & 0x000C0000) == (3 << 18) ) {file.write("ERROR (11b)\n");}
        }
        if (is_lpddr == 1) {
+               file.write("  * Bits 31:29 (reg_sdram_type) set for LPDDR\n");
                file.write("  * Bits 19:18 (reg_sdram_drive) set for ");
                if ( (reg_val & 0x000C0000) == (0 << 18) ) {file.write("full strength (00b)\n");}
                if ( (reg_val & 0x000C0000) == (1 << 18) ) {file.write("half strength (01b)\n");}