ARM: edma: use kzalloc()
[sitara-epos/sitara-epos-kernel.git] / arch / arm / common / edma.c
1 /*
2  * EDMA3 Driver
3  *
4  * Copyright (C) 2011 Texas Instruments Incorporated - http://www.ti.com/
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License as
8  * published by the Free Software Foundation version 2.
9  *
10  * This program is distributed "as is" WITHOUT ANY WARRANTY of any
11  * kind, whether express or implied; without even the implied warranty
12  * of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  */
15 #include <linux/kernel.h>
16 #include <linux/init.h>
17 #include <linux/module.h>
18 #include <linux/interrupt.h>
19 #include <linux/platform_device.h>
20 #include <linux/slab.h>
21 #include <linux/io.h>
23 #include <mach/edma.h>
25 /* Offsets matching "struct edmacc_param" */
26 #define PARM_OPT                0x00
27 #define PARM_SRC                0x04
28 #define PARM_A_B_CNT            0x08
29 #define PARM_DST                0x0c
30 #define PARM_SRC_DST_BIDX       0x10
31 #define PARM_LINK_BCNTRLD       0x14
32 #define PARM_SRC_DST_CIDX       0x18
33 #define PARM_CCNT               0x1c
35 #define PARM_SIZE               0x20
37 /* Offsets for EDMA CC global channel registers and their shadows */
38 #define SH_ER           0x00    /* 64 bits */
39 #define SH_ECR          0x08    /* 64 bits */
40 #define SH_ESR          0x10    /* 64 bits */
41 #define SH_CER          0x18    /* 64 bits */
42 #define SH_EER          0x20    /* 64 bits */
43 #define SH_EECR         0x28    /* 64 bits */
44 #define SH_EESR         0x30    /* 64 bits */
45 #define SH_SER          0x38    /* 64 bits */
46 #define SH_SECR         0x40    /* 64 bits */
47 #define SH_IER          0x50    /* 64 bits */
48 #define SH_IECR         0x58    /* 64 bits */
49 #define SH_IESR         0x60    /* 64 bits */
50 #define SH_IPR          0x68    /* 64 bits */
51 #define SH_ICR          0x70    /* 64 bits */
52 #define SH_IEVAL        0x78
53 #define SH_QER          0x80
54 #define SH_QEER         0x84
55 #define SH_QEECR        0x88
56 #define SH_QEESR        0x8c
57 #define SH_QSER         0x90
58 #define SH_QSECR        0x94
59 #define SH_SIZE         0x200
61 /* Offsets for EDMA CC global registers */
62 #define EDMA_REV        0x0000
63 #define EDMA_CCCFG      0x0004
64 #define EDMA_QCHMAP     0x0200  /* 8 registers */
65 #define EDMA_DMAQNUM    0x0240  /* 8 registers (4 on OMAP-L1xx) */
66 #define EDMA_QDMAQNUM   0x0260
67 #define EDMA_QUETCMAP   0x0280
68 #define EDMA_QUEPRI     0x0284
69 #define EDMA_EMR        0x0300  /* 64 bits */
70 #define EDMA_EMCR       0x0308  /* 64 bits */
71 #define EDMA_QEMR       0x0310
72 #define EDMA_QEMCR      0x0314
73 #define EDMA_CCERR      0x0318
74 #define EDMA_CCERRCLR   0x031c
75 #define EDMA_EEVAL      0x0320
76 #define EDMA_DRAE       0x0340  /* 4 x 64 bits*/
77 #define EDMA_QRAE       0x0380  /* 4 registers */
78 #define EDMA_QUEEVTENTRY        0x0400  /* 2 x 16 registers */
79 #define EDMA_QSTAT      0x0600  /* 2 registers */
80 #define EDMA_QWMTHRA    0x0620
81 #define EDMA_QWMTHRB    0x0624
82 #define EDMA_CCSTAT     0x0640
84 #define EDMA_M          0x1000  /* global channel registers */
85 #define EDMA_ECR        0x1008
86 #define EDMA_ECRH       0x100C
87 #define EDMA_SHADOW0    0x2000  /* 4 regions shadowing global channels */
88 #define EDMA_PARM       0x4000  /* 128 param entries */
90 #define PARM_OFFSET(param_no)   (EDMA_PARM + ((param_no) << 5))
92 #define EDMA_DCHMAP     0x0100  /* 64 registers */
93 #define CHMAP_EXIST     BIT(24)
96 /*function that maps the cross bar events to channels */
97 int (*xbar_event_to_channel_map)(unsigned event, unsigned *channel,
98                         struct event_to_channel_map *xbar_event_map) = NULL;
100 /*****************************************************************************/
102 static void __iomem *edmacc_regs_base[EDMA_MAX_CC];
104 static inline unsigned int edma_read(unsigned ctlr, int offset)
106         return (unsigned int)__raw_readl(edmacc_regs_base[ctlr] + offset);
109 static inline void edma_write(unsigned ctlr, int offset, int val)
111         __raw_writel(val, edmacc_regs_base[ctlr] + offset);
113 static inline void edma_modify(unsigned ctlr, int offset, unsigned and,
114                 unsigned or)
116         unsigned val = edma_read(ctlr, offset);
117         val &= and;
118         val |= or;
119         edma_write(ctlr, offset, val);
121 static inline void edma_and(unsigned ctlr, int offset, unsigned and)
123         unsigned val = edma_read(ctlr, offset);
124         val &= and;
125         edma_write(ctlr, offset, val);
127 static inline void edma_or(unsigned ctlr, int offset, unsigned or)
129         unsigned val = edma_read(ctlr, offset);
130         val |= or;
131         edma_write(ctlr, offset, val);
133 static inline unsigned int edma_read_array(unsigned ctlr, int offset, int i)
135         return edma_read(ctlr, offset + (i << 2));
137 static inline void edma_write_array(unsigned ctlr, int offset, int i,
138                 unsigned val)
140         edma_write(ctlr, offset + (i << 2), val);
142 static inline void edma_modify_array(unsigned ctlr, int offset, int i,
143                 unsigned and, unsigned or)
145         edma_modify(ctlr, offset + (i << 2), and, or);
147 static inline void edma_or_array(unsigned ctlr, int offset, int i, unsigned or)
149         edma_or(ctlr, offset + (i << 2), or);
151 static inline void edma_or_array2(unsigned ctlr, int offset, int i, int j,
152                 unsigned or)
154         edma_or(ctlr, offset + ((i*2 + j) << 2), or);
156 static inline void edma_write_array2(unsigned ctlr, int offset, int i, int j,
157                 unsigned val)
159         edma_write(ctlr, offset + ((i*2 + j) << 2), val);
161 static inline unsigned int edma_shadow0_read(unsigned ctlr, int offset)
163         return edma_read(ctlr, EDMA_SHADOW0 + offset);
165 static inline unsigned int edma_shadow0_read_array(unsigned ctlr, int offset,
166                 int i)
168         return edma_read(ctlr, EDMA_SHADOW0 + offset + (i << 2));
170 static inline void edma_shadow0_write(unsigned ctlr, int offset, unsigned val)
172         edma_write(ctlr, EDMA_SHADOW0 + offset, val);
174 static inline void edma_shadow0_write_array(unsigned ctlr, int offset, int i,
175                 unsigned val)
177         edma_write(ctlr, EDMA_SHADOW0 + offset + (i << 2), val);
179 static inline unsigned int edma_parm_read(unsigned ctlr, int offset,
180                 int param_no)
182         return edma_read(ctlr, EDMA_PARM + offset + (param_no << 5));
184 static inline void edma_parm_write(unsigned ctlr, int offset, int param_no,
185                 unsigned val)
187         edma_write(ctlr, EDMA_PARM + offset + (param_no << 5), val);
189 static inline void edma_parm_modify(unsigned ctlr, int offset, int param_no,
190                 unsigned and, unsigned or)
192         edma_modify(ctlr, EDMA_PARM + offset + (param_no << 5), and, or);
194 static inline void edma_parm_and(unsigned ctlr, int offset, int param_no,
195                 unsigned and)
197         edma_and(ctlr, EDMA_PARM + offset + (param_no << 5), and);
199 static inline void edma_parm_or(unsigned ctlr, int offset, int param_no,
200                 unsigned or)
202         edma_or(ctlr, EDMA_PARM + offset + (param_no << 5), or);
205 static inline void set_bits(int offset, int len, unsigned long *p)
207         for (; len > 0; len--)
208                 set_bit(offset + (len - 1), p);
211 static inline void clear_bits(int offset, int len, unsigned long *p)
213         for (; len > 0; len--)
214                 clear_bit(offset + (len - 1), p);
217 /*****************************************************************************/
219 struct edma *edma_cc[EDMA_MAX_CC];
220 static int arch_num_cc;
222 /* dummy param set used to (re)initialize parameter RAM slots */
223 static const struct edmacc_param dummy_paramset = {
224         .link_bcntrld = 0xffff,
225         .ccnt = 1,
226 };
228 /*****************************************************************************/
230 static void map_dmach_queue(unsigned ctlr, unsigned ch_no,
231                 enum dma_event_q queue_no)
233         int bit = (ch_no & 0x7) * 4;
235         /* default to low priority queue */
236         if (queue_no == EVENTQ_DEFAULT)
237                 queue_no = edma_cc[ctlr]->default_queue;
239         queue_no &= 7;
240         edma_modify_array(ctlr, EDMA_DMAQNUM, (ch_no >> 3),
241                         ~(0x7 << bit), queue_no << bit);
244 static void __init map_queue_tc(unsigned ctlr, int queue_no, int tc_no)
246         int bit = queue_no * 4;
247         edma_modify(ctlr, EDMA_QUETCMAP, ~(0x7 << bit), ((tc_no & 0x7) << bit));
250 static void __init assign_priority_to_queue(unsigned ctlr, int queue_no,
251                 int priority)
253         int bit = queue_no * 4;
254         edma_modify(ctlr, EDMA_QUEPRI, ~(0x7 << bit),
255                         ((priority & 0x7) << bit));
258 /**
259  * map_dmach_param - Maps channel number to param entry number
260  *
261  * This maps the dma channel number to param entry numberter. In
262  * other words using the DMA channel mapping registers a param entry
263  * can be mapped to any channel
264  *
265  * Callers are responsible for ensuring the channel mapping logic is
266  * included in that particular EDMA variant (Eg : dm646x)
267  *
268  */
269 static void __init map_dmach_param(unsigned ctlr)
271         int i;
272         for (i = 0; i < EDMA_MAX_DMACH; i++)
273                 edma_write_array(ctlr, EDMA_DCHMAP , i , (i << 5));
276 static inline void
277 setup_dma_interrupt(unsigned lch,
278         void (*callback)(unsigned channel, u16 ch_status, void *data),
279         void *data)
281         unsigned ctlr;
283         ctlr = EDMA_CTLR(lch);
284         lch = EDMA_CHAN_SLOT(lch);
286         if (!callback)
287                 edma_shadow0_write_array(ctlr, SH_IECR, lch >> 5,
288                                 BIT(lch & 0x1f));
290         edma_cc[ctlr]->intr_data[lch].callback = callback;
291         edma_cc[ctlr]->intr_data[lch].data = data;
293         if (callback) {
294                 edma_shadow0_write_array(ctlr, SH_ICR, lch >> 5,
295                                 BIT(lch & 0x1f));
296                 edma_shadow0_write_array(ctlr, SH_IESR, lch >> 5,
297                                 BIT(lch & 0x1f));
298         }
301 static int irq2ctlr(int irq)
303         if (irq >= edma_cc[0]->irq_res_start && irq <= edma_cc[0]->irq_res_end)
304                 return 0;
305         else if (irq >= edma_cc[1]->irq_res_start &&
306                 irq <= edma_cc[1]->irq_res_end)
307                 return 1;
309         return -1;
312 /******************************************************************************
313  *
314  * DMA interrupt handler
315  *
316  *****************************************************************************/
317 static irqreturn_t dma_irq_handler(int irq, void *data)
319         int i;
320         int ctlr;
321         unsigned int cnt = 0;
323         ctlr = irq2ctlr(irq);
324         if (ctlr < 0)
325                 return IRQ_NONE;
327         dev_dbg(data, "dma_irq_handler\n");
329         if ((edma_shadow0_read_array(ctlr, SH_IPR, 0) == 0)
330             && (edma_shadow0_read_array(ctlr, SH_IPR, 1) == 0))
331                 return IRQ_NONE;
333         while (1) {
334                 int j;
335                 if (edma_shadow0_read_array(ctlr, SH_IPR, 0))
336                         j = 0;
337                 else if (edma_shadow0_read_array(ctlr, SH_IPR, 1))
338                         j = 1;
339                 else
340                         break;
341                 dev_dbg(data, "IPR%d %08x\n", j,
342                                 edma_shadow0_read_array(ctlr, SH_IPR, j));
343                 for (i = 0; i < 32; i++) {
344                         int k = (j << 5) + i;
345                         if (edma_shadow0_read_array(ctlr, SH_IPR, j) &
346                                                         (1 << i)) {
347                                 /* Clear the corresponding IPR bits */
348                                 edma_shadow0_write_array(ctlr, SH_ICR, j,
349                                                         BIT(i));
350                                 if (edma_cc[ctlr]->intr_data[k].callback)
351                                         edma_cc[ctlr]->intr_data[k].callback(
352                                                 k, DMA_COMPLETE,
353                                                 edma_cc[ctlr]->intr_data[k].
354                                                 data);
355                         }
356                 }
357                 cnt++;
358                 if (cnt > 10)
359                         break;
360         }
361         edma_shadow0_write(ctlr, SH_IEVAL, 1);
362         return IRQ_HANDLED;
365 /******************************************************************************
366  *
367  * DMA error interrupt handler
368  *
369  *****************************************************************************/
370 static irqreturn_t dma_ccerr_handler(int irq, void *data)
372         int i;
373         int ctlr;
374         unsigned int cnt = 0;
376         ctlr = irq2ctlr(irq);
377         if (ctlr < 0)
378                 return IRQ_NONE;
380         dev_dbg(data, "dma_ccerr_handler\n");
382         if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0) &&
383             (edma_read_array(ctlr, EDMA_EMR, 1) == 0) &&
384             (edma_read(ctlr, EDMA_QEMR) == 0) &&
385             (edma_read(ctlr, EDMA_CCERR) == 0))
386                 return IRQ_NONE;
388         while (1) {
389                 int j = -1;
390                 if (edma_read_array(ctlr, EDMA_EMR, 0))
391                         j = 0;
392                 else if (edma_read_array(ctlr, EDMA_EMR, 1))
393                         j = 1;
394                 if (j >= 0) {
395                         dev_dbg(data, "EMR%d %08x\n", j,
396                                         edma_read_array(ctlr, EDMA_EMR, j));
397                         for (i = 0; i < 32; i++) {
398                                 int k = (j << 5) + i;
399                                 if (edma_read_array(ctlr, EDMA_EMR, j) &
400                                                         BIT(i)) {
401                                         /* Clear the corresponding EMR bits */
402                                         edma_write_array(ctlr, EDMA_EMCR, j,
403                                                         BIT(i));
404                                         /* Clear any SER */
405                                         edma_shadow0_write_array(ctlr, SH_SECR,
406                                                                 j, BIT(i));
407                                         if (edma_cc[ctlr]->intr_data[k].
408                                                                 callback) {
409                                                 edma_cc[ctlr]->intr_data[k].
410                                                 callback(k,
411                                                 DMA_CC_ERROR,
412                                                 edma_cc[ctlr]->intr_data
413                                                 [k].data);
414                                         }
415                                 }
416                         }
417                 } else if (edma_read(ctlr, EDMA_QEMR)) {
418                         dev_dbg(data, "QEMR %02x\n",
419                                 edma_read(ctlr, EDMA_QEMR));
420                         for (i = 0; i < 8; i++) {
421                                 if (edma_read(ctlr, EDMA_QEMR) & BIT(i)) {
422                                         /* Clear the corresponding IPR bits */
423                                         edma_write(ctlr, EDMA_QEMCR, BIT(i));
424                                         edma_shadow0_write(ctlr, SH_QSECR,
425                                                                 BIT(i));
427                                         /* NOTE:  not reported!! */
428                                 }
429                         }
430                 } else if (edma_read(ctlr, EDMA_CCERR)) {
431                         dev_dbg(data, "CCERR %08x\n",
432                                 edma_read(ctlr, EDMA_CCERR));
433                         /* FIXME:  CCERR.BIT(16) ignored!  much better
434                          * to just write CCERRCLR with CCERR value...
435                          */
436                         for (i = 0; i < 8; i++) {
437                                 if (edma_read(ctlr, EDMA_CCERR) & BIT(i)) {
438                                         /* Clear the corresponding IPR bits */
439                                         edma_write(ctlr, EDMA_CCERRCLR, BIT(i));
441                                         /* NOTE:  not reported!! */
442                                 }
443                         }
444                 }
445                 if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0)
446                     && (edma_read_array(ctlr, EDMA_EMR, 1) == 0)
447                     && (edma_read(ctlr, EDMA_QEMR) == 0)
448                     && (edma_read(ctlr, EDMA_CCERR) == 0))
449                         break;
450                 cnt++;
451                 if (cnt > 10)
452                         break;
453         }
454         edma_write(ctlr, EDMA_EEVAL, 1);
455         return IRQ_HANDLED;
458 /*-----------------------------------------------------------------------*/
460 static int reserve_contiguous_slots(int ctlr, unsigned int id,
461                                      unsigned int num_slots,
462                                      unsigned int start_slot)
464         int i, j;
465         unsigned int count = num_slots;
466         int stop_slot = start_slot;
467         DECLARE_BITMAP(tmp_inuse, EDMA_MAX_PARAMENTRY);
469         for (i = start_slot; i < edma_cc[ctlr]->num_slots; ++i) {
470                 j = EDMA_CHAN_SLOT(i);
471                 if (!test_and_set_bit(j, edma_cc[ctlr]->edma_inuse)) {
472                         /* Record our current beginning slot */
473                         if (count == num_slots)
474                                 stop_slot = i;
476                         count--;
477                         set_bit(j, tmp_inuse);
479                         if (count == 0)
480                                 break;
481                 } else {
482                         clear_bit(j, tmp_inuse);
484                         if (id == EDMA_CONT_PARAMS_FIXED_EXACT) {
485                                 stop_slot = i;
486                                 break;
487                         } else {
488                                 count = num_slots;
489                         }
490                 }
491         }
493         /*
494          * We have to clear any bits that we set
495          * if we run out parameter RAM slots, i.e we do find a set
496          * of contiguous parameter RAM slots but do not find the exact number
497          * requested as we may reach the total number of parameter RAM slots
498          */
499         if (i == edma_cc[ctlr]->num_slots)
500                 stop_slot = i;
502         for (j = start_slot; j < stop_slot; j++)
503                 if (test_bit(j, tmp_inuse))
504                         clear_bit(j, edma_cc[ctlr]->edma_inuse);
506         if (count)
507                 return -EBUSY;
509         for (j = i - num_slots + 1; j <= i; ++j)
510                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(j),
511                         &dummy_paramset, PARM_SIZE);
513         return EDMA_CTLR_CHAN(ctlr, i - num_slots + 1);
516 static int prepare_unused_channel_list(struct device *dev, void *data)
518         struct platform_device *pdev = to_platform_device(dev);
519         int i, ctlr;
521         for (i = 0; i < pdev->num_resources; i++) {
522                 if ((pdev->resource[i].flags & IORESOURCE_DMA) &&
523                                 (int)pdev->resource[i].start >= 0) {
524                         ctlr = EDMA_CTLR(pdev->resource[i].start);
525                         /* confirm the range */
526                         if (EDMA_CHAN_SLOT(pdev->resource[i].start <
527                                                         EDMA_MAX_DMACH))
528                                 clear_bit(
529                                         EDMA_CHAN_SLOT(pdev->resource[i].start),
530                                                 edma_cc[ctlr]->edma_unused);
531                 }
532         }
534         return 0;
537 /*-----------------------------------------------------------------------*/
539 static bool unused_chan_list_done;
541 /* Resource alloc/free:  dma channels, parameter RAM slots */
543 /**
544  * edma_alloc_channel - allocate DMA channel and paired parameter RAM
545  * @channel: specific channel to allocate; negative for "any unmapped channel"
546  * @callback: optional; to be issued on DMA completion or errors
547  * @data: passed to callback
548  * @eventq_no: an EVENTQ_* constant, used to choose which Transfer
549  *      Controller (TC) executes requests using this channel.  Use
550  *      EVENTQ_DEFAULT unless you really need a high priority queue.
551  *
552  * This allocates a DMA channel and its associated parameter RAM slot.
553  * The parameter RAM is initialized to hold a dummy transfer.
554  *
555  * Normal use is to pass a specific channel number as @channel, to make
556  * use of hardware events mapped to that channel.  When the channel will
557  * be used only for software triggering or event chaining, channels not
558  * mapped to hardware events (or mapped to unused events) are preferable.
559  *
560  * DMA transfers start from a channel using edma_start(), or by
561  * chaining.  When the transfer described in that channel's parameter RAM
562  * slot completes, that slot's data may be reloaded through a link.
563  *
564  * DMA errors are only reported to the @callback associated with the
565  * channel driving that transfer, but transfer completion callbacks can
566  * be sent to another channel under control of the TCC field in
567  * the option word of the transfer's parameter RAM set.  Drivers must not
568  * use DMA transfer completion callbacks for channels they did not allocate.
569  * (The same applies to TCC codes used in transfer chaining.)
570  *
571  * Returns the number of the channel, else negative errno.
572  */
573 int edma_alloc_channel(int channel,
574                 void (*callback)(unsigned channel, u16 ch_status, void *data),
575                 void *data,
576                 enum dma_event_q eventq_no)
578         unsigned i, done = 0, ctlr = 0;
579         int ret = 0;
581         if (!unused_chan_list_done) {
582                 /*
583                  * Scan all the platform devices to find out the EDMA channels
584                  * used and clear them in the unused list, making the rest
585                  * available for ARM usage.
586                  */
587                 ret = bus_for_each_dev(&platform_bus_type, NULL, NULL,
588                                 prepare_unused_channel_list);
589                 if (ret < 0)
590                         return ret;
592                 unused_chan_list_done = true;
593         }
595         if (channel >= 0) {
596                         ctlr = EDMA_CTLR(channel);
597                         channel = EDMA_CHAN_SLOT(channel);
598                         if (xbar_event_to_channel_map) {
599                                 ret = xbar_event_to_channel_map(channel,
600                                                 &channel, edma_cc[ctlr]->
601                                                 xbar_event_mapping);
602                                 if (ret != 0)
603                                         return ret;
604                         }
605         }
607         if (channel < 0) {
608                 for (i = 0; i < arch_num_cc; i++) {
609                         channel = 0;
610                         for (;;) {
611                                 channel = find_next_bit(edma_cc[i]->edma_unused,
612                                                 edma_cc[i]->num_channels,
613                                                 channel);
614                                 if (channel == edma_cc[i]->num_channels)
615                                         break;
616                                 if (!test_and_set_bit(channel,
617                                                 edma_cc[i]->edma_inuse)) {
618                                         done = 1;
619                                         ctlr = i;
620                                         break;
621                                 }
622                                 channel++;
623                         }
624                         if (done)
625                                 break;
626                 }
627                 if (!done)
628                         return -ENOMEM;
629         } else if (channel >= edma_cc[ctlr]->num_channels) {
630                 return -EINVAL;
631         } else if (test_and_set_bit(channel, edma_cc[ctlr]->edma_inuse)) {
632                 return -EBUSY;
633         }
635         /* ensure access through shadow region 0 */
636         edma_or_array2(ctlr, EDMA_DRAE, 0, channel >> 5, BIT(channel & 0x1f));
638         /* ensure no events are pending */
639         edma_stop(EDMA_CTLR_CHAN(ctlr, channel));
640         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
641                         &dummy_paramset, PARM_SIZE);
643         if (callback)
644                 setup_dma_interrupt(EDMA_CTLR_CHAN(ctlr, channel),
645                                         callback, data);
647         map_dmach_queue(ctlr, channel, eventq_no);
649         return EDMA_CTLR_CHAN(ctlr, channel);
651 EXPORT_SYMBOL(edma_alloc_channel);
654 /**
655  * edma_free_channel - deallocate DMA channel
656  * @channel: dma channel returned from edma_alloc_channel()
657  *
658  * This deallocates the DMA channel and associated parameter RAM slot
659  * allocated by edma_alloc_channel().
660  *
661  * Callers are responsible for ensuring the channel is inactive, and
662  * will not be reactivated by linking, chaining, or software calls to
663  * edma_start().
664  */
665 void edma_free_channel(unsigned channel)
667         unsigned ctlr;
669         ctlr = EDMA_CTLR(channel);
670         channel = EDMA_CHAN_SLOT(channel);
672         if (channel >= edma_cc[ctlr]->num_channels)
673                 return;
675         setup_dma_interrupt(channel, NULL, NULL);
676         /* REVISIT should probably take out of shadow region 0 */
678         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
679                         &dummy_paramset, PARM_SIZE);
680         clear_bit(channel, edma_cc[ctlr]->edma_inuse);
682 EXPORT_SYMBOL(edma_free_channel);
684 /**
685  * edma_alloc_slot - allocate DMA parameter RAM
686  * @slot: specific slot to allocate; negative for "any unused slot"
687  *
688  * This allocates a parameter RAM slot, initializing it to hold a
689  * dummy transfer.  Slots allocated using this routine have not been
690  * mapped to a hardware DMA channel, and will normally be used by
691  * linking to them from a slot associated with a DMA channel.
692  *
693  * Normal use is to pass EDMA_SLOT_ANY as the @slot, but specific
694  * slots may be allocated on behalf of DSP firmware.
695  *
696  * Returns the number of the slot, else negative errno.
697  */
698 int edma_alloc_slot(unsigned ctlr, int slot)
700         if (slot >= 0)
701                 slot = EDMA_CHAN_SLOT(slot);
703         if (slot < 0) {
704                 slot = edma_cc[ctlr]->num_channels;
705                 for (;;) {
706                         slot = find_next_zero_bit(edma_cc[ctlr]->edma_inuse,
707                                         edma_cc[ctlr]->num_slots, slot);
708                         if (slot == edma_cc[ctlr]->num_slots)
709                                 return -ENOMEM;
710                         if (!test_and_set_bit(slot, edma_cc[ctlr]->edma_inuse))
711                                 break;
712                 }
713         } else if (slot < edma_cc[ctlr]->num_channels ||
714                         slot >= edma_cc[ctlr]->num_slots) {
715                 return -EINVAL;
716         } else if (test_and_set_bit(slot, edma_cc[ctlr]->edma_inuse)) {
717                 return -EBUSY;
718         }
720         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
721                         &dummy_paramset, PARM_SIZE);
723         return EDMA_CTLR_CHAN(ctlr, slot);
725 EXPORT_SYMBOL(edma_alloc_slot);
727 /**
728  * edma_free_slot - deallocate DMA parameter RAM
729  * @slot: parameter RAM slot returned from edma_alloc_slot()
730  *
731  * This deallocates the parameter RAM slot allocated by edma_alloc_slot().
732  * Callers are responsible for ensuring the slot is inactive, and will
733  * not be activated.
734  */
735 void edma_free_slot(unsigned slot)
737         unsigned ctlr;
739         ctlr = EDMA_CTLR(slot);
740         slot = EDMA_CHAN_SLOT(slot);
742         if (slot < edma_cc[ctlr]->num_channels ||
743                 slot >= edma_cc[ctlr]->num_slots)
744                 return;
746         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
747                         &dummy_paramset, PARM_SIZE);
748         clear_bit(slot, edma_cc[ctlr]->edma_inuse);
750 EXPORT_SYMBOL(edma_free_slot);
753 /**
754  * edma_alloc_cont_slots- alloc contiguous parameter RAM slots
755  * The API will return the starting point of a set of
756  * contiguous parameter RAM slots that have been requested
757  *
758  * @id: can only be EDMA_CONT_PARAMS_ANY or EDMA_CONT_PARAMS_FIXED_EXACT
759  * or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
760  * @count: number of contiguous Paramter RAM slots
761  * @slot  - the start value of Parameter RAM slot that should be passed if id
762  * is EDMA_CONT_PARAMS_FIXED_EXACT or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
763  *
764  * If id is EDMA_CONT_PARAMS_ANY then the API starts looking for a set of
765  * contiguous Parameter RAM slots from parameter RAM 64 in the case of
766  * DaVinci SOCs and 32 in the case of DA8xx SOCs.
767  *
768  * If id is EDMA_CONT_PARAMS_FIXED_EXACT then the API starts looking for a
769  * set of contiguous parameter RAM slots from the "slot" that is passed as an
770  * argument to the API.
771  *
772  * If id is EDMA_CONT_PARAMS_FIXED_NOT_EXACT then the API initially tries
773  * starts looking for a set of contiguous parameter RAMs from the "slot"
774  * that is passed as an argument to the API. On failure the API will try to
775  * find a set of contiguous Parameter RAM slots from the remaining Parameter
776  * RAM slots
777  */
778 int edma_alloc_cont_slots(unsigned ctlr, unsigned int id, int slot, int count)
780         /*
781          * The start slot requested should be greater than
782          * the number of channels and lesser than the total number
783          * of slots
784          */
785         if ((id != EDMA_CONT_PARAMS_ANY) &&
786                 (slot < edma_cc[ctlr]->num_channels ||
787                 slot >= edma_cc[ctlr]->num_slots))
788                 return -EINVAL;
790         /*
791          * The number of parameter RAM slots requested cannot be less than 1
792          * and cannot be more than the number of slots minus the number of
793          * channels
794          */
795         if (count < 1 || count >
796                 (edma_cc[ctlr]->num_slots - edma_cc[ctlr]->num_channels))
797                 return -EINVAL;
799         switch (id) {
800         case EDMA_CONT_PARAMS_ANY:
801                 return reserve_contiguous_slots(ctlr, id, count,
802                                                  edma_cc[ctlr]->num_channels);
803         case EDMA_CONT_PARAMS_FIXED_EXACT:
804         case EDMA_CONT_PARAMS_FIXED_NOT_EXACT:
805                 return reserve_contiguous_slots(ctlr, id, count, slot);
806         default:
807                 return -EINVAL;
808         }
811 EXPORT_SYMBOL(edma_alloc_cont_slots);
813 /**
814  * edma_free_cont_slots - deallocate DMA parameter RAM slots
815  * @slot: first parameter RAM of a set of parameter RAM slots to be freed
816  * @count: the number of contiguous parameter RAM slots to be freed
817  *
818  * This deallocates the parameter RAM slots allocated by
819  * edma_alloc_cont_slots.
820  * Callers/applications need to keep track of sets of contiguous
821  * parameter RAM slots that have been allocated using the edma_alloc_cont_slots
822  * API.
823  * Callers are responsible for ensuring the slots are inactive, and will
824  * not be activated.
825  */
826 int edma_free_cont_slots(unsigned slot, int count)
828         unsigned ctlr, slot_to_free;
829         int i;
831         ctlr = EDMA_CTLR(slot);
832         slot = EDMA_CHAN_SLOT(slot);
834         if (slot < edma_cc[ctlr]->num_channels ||
835                 slot >= edma_cc[ctlr]->num_slots ||
836                 count < 1)
837                 return -EINVAL;
839         for (i = slot; i < slot + count; ++i) {
840                 ctlr = EDMA_CTLR(i);
841                 slot_to_free = EDMA_CHAN_SLOT(i);
843                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot_to_free),
844                         &dummy_paramset, PARM_SIZE);
845                 clear_bit(slot_to_free, edma_cc[ctlr]->edma_inuse);
846         }
848         return 0;
850 EXPORT_SYMBOL(edma_free_cont_slots);
852 /*-----------------------------------------------------------------------*/
854 /* Parameter RAM operations (i) -- read/write partial slots */
856 /**
857  * edma_set_src - set initial DMA source address in parameter RAM slot
858  * @slot: parameter RAM slot being configured
859  * @src_port: physical address of source (memory, controller FIFO, etc)
860  * @addressMode: INCR, except in very rare cases
861  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
862  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
863  *
864  * Note that the source address is modified during the DMA transfer
865  * according to edma_set_src_index().
866  */
867 void edma_set_src(unsigned slot, dma_addr_t src_port,
868                                 enum address_mode mode, enum fifo_width width)
870         unsigned ctlr;
872         ctlr = EDMA_CTLR(slot);
873         slot = EDMA_CHAN_SLOT(slot);
875         if (slot < edma_cc[ctlr]->num_slots) {
876                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
878                 if (mode) {
879                         /* set SAM and program FWID */
880                         i = (i & ~(EDMA_FWID)) | (SAM | ((width & 0x7) << 8));
881                 } else {
882                         /* clear SAM */
883                         i &= ~SAM;
884                 }
885                 edma_parm_write(ctlr, PARM_OPT, slot, i);
887                 /* set the source port address
888                    in source register of param structure */
889                 edma_parm_write(ctlr, PARM_SRC, slot, src_port);
890         }
892 EXPORT_SYMBOL(edma_set_src);
894 /**
895  * edma_set_dest - set initial DMA destination address in parameter RAM slot
896  * @slot: parameter RAM slot being configured
897  * @dest_port: physical address of destination (memory, controller FIFO, etc)
898  * @addressMode: INCR, except in very rare cases
899  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
900  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
901  *
902  * Note that the destination address is modified during the DMA transfer
903  * according to edma_set_dest_index().
904  */
905 void edma_set_dest(unsigned slot, dma_addr_t dest_port,
906                                  enum address_mode mode, enum fifo_width width)
908         unsigned ctlr;
910         ctlr = EDMA_CTLR(slot);
911         slot = EDMA_CHAN_SLOT(slot);
913         if (slot < edma_cc[ctlr]->num_slots) {
914                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
916                 if (mode) {
917                         /* set DAM and program FWID */
918                         i = (i & ~(EDMA_FWID)) | (DAM | ((width & 0x7) << 8));
919                 } else {
920                         /* clear DAM */
921                         i &= ~DAM;
922                 }
923                 edma_parm_write(ctlr, PARM_OPT, slot, i);
924                 /* set the destination port address
925                    in dest register of param structure */
926                 edma_parm_write(ctlr, PARM_DST, slot, dest_port);
927         }
929 EXPORT_SYMBOL(edma_set_dest);
931 /**
932  * edma_get_position - returns the current transfer points
933  * @slot: parameter RAM slot being examined
934  * @src: pointer to source port position
935  * @dst: pointer to destination port position
936  *
937  * Returns current source and destination addresses for a particular
938  * parameter RAM slot.  Its channel should not be active when this is called.
939  */
940 void edma_get_position(unsigned slot, dma_addr_t *src, dma_addr_t *dst)
942         struct edmacc_param temp;
943         unsigned ctlr;
945         ctlr = EDMA_CTLR(slot);
946         slot = EDMA_CHAN_SLOT(slot);
948         edma_read_slot(EDMA_CTLR_CHAN(ctlr, slot), &temp);
949         if (src != NULL)
950                 *src = temp.src;
951         if (dst != NULL)
952                 *dst = temp.dst;
954 EXPORT_SYMBOL(edma_get_position);
956 /**
957  * edma_set_src_index - configure DMA source address indexing
958  * @slot: parameter RAM slot being configured
959  * @src_bidx: byte offset between source arrays in a frame
960  * @src_cidx: byte offset between source frames in a block
961  *
962  * Offsets are specified to support either contiguous or discontiguous
963  * memory transfers, or repeated access to a hardware register, as needed.
964  * When accessing hardware registers, both offsets are normally zero.
965  */
966 void edma_set_src_index(unsigned slot, s16 src_bidx, s16 src_cidx)
968         unsigned ctlr;
970         ctlr = EDMA_CTLR(slot);
971         slot = EDMA_CHAN_SLOT(slot);
973         if (slot < edma_cc[ctlr]->num_slots) {
974                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
975                                 0xffff0000, src_bidx);
976                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
977                                 0xffff0000, src_cidx);
978         }
980 EXPORT_SYMBOL(edma_set_src_index);
982 /**
983  * edma_set_dest_index - configure DMA destination address indexing
984  * @slot: parameter RAM slot being configured
985  * @dest_bidx: byte offset between destination arrays in a frame
986  * @dest_cidx: byte offset between destination frames in a block
987  *
988  * Offsets are specified to support either contiguous or discontiguous
989  * memory transfers, or repeated access to a hardware register, as needed.
990  * When accessing hardware registers, both offsets are normally zero.
991  */
992 void edma_set_dest_index(unsigned slot, s16 dest_bidx, s16 dest_cidx)
994         unsigned ctlr;
996         ctlr = EDMA_CTLR(slot);
997         slot = EDMA_CHAN_SLOT(slot);
999         if (slot < edma_cc[ctlr]->num_slots) {
1000                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
1001                                 0x0000ffff, dest_bidx << 16);
1002                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
1003                                 0x0000ffff, dest_cidx << 16);
1004         }
1006 EXPORT_SYMBOL(edma_set_dest_index);
1008 /**
1009  * edma_set_transfer_params - configure DMA transfer parameters
1010  * @slot: parameter RAM slot being configured
1011  * @acnt: how many bytes per array (at least one)
1012  * @bcnt: how many arrays per frame (at least one)
1013  * @ccnt: how many frames per block (at least one)
1014  * @bcnt_rld: used only for A-Synchronized transfers; this specifies
1015  *      the value to reload into bcnt when it decrements to zero
1016  * @sync_mode: ASYNC or ABSYNC
1017  *
1018  * See the EDMA3 documentation to understand how to configure and link
1019  * transfers using the fields in PaRAM slots.  If you are not doing it
1020  * all at once with edma_write_slot(), you will use this routine
1021  * plus two calls each for source and destination, setting the initial
1022  * address and saying how to index that address.
1023  *
1024  * An example of an A-Synchronized transfer is a serial link using a
1025  * single word shift register.  In that case, @acnt would be equal to
1026  * that word size; the serial controller issues a DMA synchronization
1027  * event to transfer each word, and memory access by the DMA transfer
1028  * controller will be word-at-a-time.
1029  *
1030  * An example of an AB-Synchronized transfer is a device using a FIFO.
1031  * In that case, @acnt equals the FIFO width and @bcnt equals its depth.
1032  * The controller with the FIFO issues DMA synchronization events when
1033  * the FIFO threshold is reached, and the DMA transfer controller will
1034  * transfer one frame to (or from) the FIFO.  It will probably use
1035  * efficient burst modes to access memory.
1036  */
1037 void edma_set_transfer_params(unsigned slot,
1038                 u16 acnt, u16 bcnt, u16 ccnt,
1039                 u16 bcnt_rld, enum sync_dimension sync_mode)
1041         unsigned ctlr;
1043         ctlr = EDMA_CTLR(slot);
1044         slot = EDMA_CHAN_SLOT(slot);
1046         if (slot < edma_cc[ctlr]->num_slots) {
1047                 edma_parm_modify(ctlr, PARM_LINK_BCNTRLD, slot,
1048                                 0x0000ffff, bcnt_rld << 16);
1049                 if (sync_mode == ASYNC)
1050                         edma_parm_and(ctlr, PARM_OPT, slot, ~SYNCDIM);
1051                 else
1052                         edma_parm_or(ctlr, PARM_OPT, slot, SYNCDIM);
1053                 /* Set the acount, bcount, ccount registers */
1054                 edma_parm_write(ctlr, PARM_A_B_CNT, slot, (bcnt << 16) | acnt);
1055                 edma_parm_write(ctlr, PARM_CCNT, slot, ccnt);
1056         }
1058 EXPORT_SYMBOL(edma_set_transfer_params);
1060 /**
1061  * edma_link - link one parameter RAM slot to another
1062  * @from: parameter RAM slot originating the link
1063  * @to: parameter RAM slot which is the link target
1064  *
1065  * The originating slot should not be part of any active DMA transfer.
1066  */
1067 void edma_link(unsigned from, unsigned to)
1069         unsigned ctlr_from, ctlr_to;
1071         ctlr_from = EDMA_CTLR(from);
1072         from = EDMA_CHAN_SLOT(from);
1073         ctlr_to = EDMA_CTLR(to);
1074         to = EDMA_CHAN_SLOT(to);
1076         if (from >= edma_cc[ctlr_from]->num_slots)
1077                 return;
1078         if (to >= edma_cc[ctlr_to]->num_slots)
1079                 return;
1080         edma_parm_modify(ctlr_from, PARM_LINK_BCNTRLD, from, 0xffff0000,
1081                                 PARM_OFFSET(to));
1083 EXPORT_SYMBOL(edma_link);
1085 /**
1086  * edma_unlink - cut link from one parameter RAM slot
1087  * @from: parameter RAM slot originating the link
1088  *
1089  * The originating slot should not be part of any active DMA transfer.
1090  * Its link is set to 0xffff.
1091  */
1092 void edma_unlink(unsigned from)
1094         unsigned ctlr;
1096         ctlr = EDMA_CTLR(from);
1097         from = EDMA_CHAN_SLOT(from);
1099         if (from >= edma_cc[ctlr]->num_slots)
1100                 return;
1101         edma_parm_or(ctlr, PARM_LINK_BCNTRLD, from, 0xffff);
1103 EXPORT_SYMBOL(edma_unlink);
1105 /*-----------------------------------------------------------------------*/
1107 /* Parameter RAM operations (ii) -- read/write whole parameter sets */
1109 /**
1110  * edma_write_slot - write parameter RAM data for slot
1111  * @slot: number of parameter RAM slot being modified
1112  * @param: data to be written into parameter RAM slot
1113  *
1114  * Use this to assign all parameters of a transfer at once.  This
1115  * allows more efficient setup of transfers than issuing multiple
1116  * calls to set up those parameters in small pieces, and provides
1117  * complete control over all transfer options.
1118  */
1119 void edma_write_slot(unsigned slot, const struct edmacc_param *param)
1121         unsigned ctlr;
1123         ctlr = EDMA_CTLR(slot);
1124         slot = EDMA_CHAN_SLOT(slot);
1126         if (slot >= edma_cc[ctlr]->num_slots)
1127                 return;
1128         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot), param,
1129                         PARM_SIZE);
1131 EXPORT_SYMBOL(edma_write_slot);
1133 /**
1134  * edma_read_slot - read parameter RAM data from slot
1135  * @slot: number of parameter RAM slot being copied
1136  * @param: where to store copy of parameter RAM data
1137  *
1138  * Use this to read data from a parameter RAM slot, perhaps to
1139  * save them as a template for later reuse.
1140  */
1141 void edma_read_slot(unsigned slot, struct edmacc_param *param)
1143         unsigned ctlr;
1145         ctlr = EDMA_CTLR(slot);
1146         slot = EDMA_CHAN_SLOT(slot);
1148         if (slot >= edma_cc[ctlr]->num_slots)
1149                 return;
1150         memcpy_fromio(param, edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
1151                         PARM_SIZE);
1153 EXPORT_SYMBOL(edma_read_slot);
1155 /*-----------------------------------------------------------------------*/
1157 /* Various EDMA channel control operations */
1159 /**
1160  * edma_pause - pause dma on a channel
1161  * @channel: on which edma_start() has been called
1162  *
1163  * This temporarily disables EDMA hardware events on the specified channel,
1164  * preventing them from triggering new transfers on its behalf
1165  */
1166 void edma_pause(unsigned channel)
1168         unsigned ctlr;
1170         ctlr = EDMA_CTLR(channel);
1171         channel = EDMA_CHAN_SLOT(channel);
1173         if (channel < edma_cc[ctlr]->num_channels) {
1174                 unsigned int mask = BIT(channel & 0x1f);
1176                 edma_shadow0_write_array(ctlr, SH_EECR, channel >> 5, mask);
1177         }
1179 EXPORT_SYMBOL(edma_pause);
1181 /**
1182  * edma_resume - resumes dma on a paused channel
1183  * @channel: on which edma_pause() has been called
1184  *
1185  * This re-enables EDMA hardware events on the specified channel.
1186  */
1187 void edma_resume(unsigned channel)
1189         unsigned ctlr;
1191         ctlr = EDMA_CTLR(channel);
1192         channel = EDMA_CHAN_SLOT(channel);
1194         if (channel < edma_cc[ctlr]->num_channels) {
1195                 unsigned int mask = BIT(channel & 0x1f);
1197                 edma_shadow0_write_array(ctlr, SH_EESR, channel >> 5, mask);
1198         }
1200 EXPORT_SYMBOL(edma_resume);
1202 /**
1203  * edma_start - start dma on a channel
1204  * @channel: channel being activated
1205  *
1206  * Channels with event associations will be triggered by their hardware
1207  * events, and channels without such associations will be triggered by
1208  * software.  (At this writing there is no interface for using software
1209  * triggers except with channels that don't support hardware triggers.)
1210  *
1211  * Returns zero on success, else negative errno.
1212  */
1213 int edma_start(unsigned channel)
1215         unsigned ctlr;
1217         ctlr = EDMA_CTLR(channel);
1218         channel = EDMA_CHAN_SLOT(channel);
1220         if (channel < edma_cc[ctlr]->num_channels) {
1221                 int j = channel >> 5;
1222                 unsigned int mask = BIT(channel & 0x1f);
1224                 /* EDMA channels without event association */
1225                 if (test_bit(channel, edma_cc[ctlr]->edma_unused)) {
1226                         pr_debug("EDMA: ESR%d %08x\n", j,
1227                                 edma_shadow0_read_array(ctlr, SH_ESR, j));
1228                         edma_shadow0_write_array(ctlr, SH_ESR, j, mask);
1229                         return 0;
1230                 }
1232                 /* EDMA channel with event association */
1233                 pr_debug("EDMA: ER%d %08x\n", j,
1234                         edma_shadow0_read_array(ctlr, SH_ER, j));
1235                 /* Clear any pending error */
1236                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1237                 /* Clear any SER */
1238                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1239                 edma_shadow0_write_array(ctlr, SH_EESR, j, mask);
1240                 pr_debug("EDMA: EER%d %08x\n", j,
1241                         edma_shadow0_read_array(ctlr, SH_EER, j));
1242                 return 0;
1243         }
1245         return -EINVAL;
1247 EXPORT_SYMBOL(edma_start);
1249 /**
1250  * edma_stop - stops dma on the channel passed
1251  * @channel: channel being deactivated
1252  *
1253  * When @lch is a channel, any active transfer is paused and
1254  * all pending hardware events are cleared.  The current transfer
1255  * may not be resumed, and the channel's Parameter RAM should be
1256  * reinitialized before being reused.
1257  */
1258 void edma_stop(unsigned channel)
1260         unsigned ctlr;
1262         ctlr = EDMA_CTLR(channel);
1263         channel = EDMA_CHAN_SLOT(channel);
1265         if (channel < edma_cc[ctlr]->num_channels) {
1266                 int j = channel >> 5;
1267                 unsigned int mask = BIT(channel & 0x1f);
1269                 edma_shadow0_write_array(ctlr, SH_EECR, j, mask);
1270                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1271                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1272                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1274                 pr_debug("EDMA: EER%d %08x\n", j,
1275                                 edma_shadow0_read_array(ctlr, SH_EER, j));
1277                 /* REVISIT:  consider guarding against inappropriate event
1278                  * chaining by overwriting with dummy_paramset.
1279                  */
1280         }
1282 EXPORT_SYMBOL(edma_stop);
1284 /******************************************************************************
1285  *
1286  * It cleans ParamEntry qand bring back EDMA to initial state if media has
1287  * been removed before EDMA has finished.It is usedful for removable media.
1288  * Arguments:
1289  *      ch_no     - channel no
1290  *
1291  * Return: zero on success, or corresponding error no on failure
1292  *
1293  * FIXME this should not be needed ... edma_stop() should suffice.
1294  *
1295  *****************************************************************************/
1297 void edma_clean_channel(unsigned channel)
1299         unsigned ctlr;
1301         ctlr = EDMA_CTLR(channel);
1302         channel = EDMA_CHAN_SLOT(channel);
1304         if (channel < edma_cc[ctlr]->num_channels) {
1305                 int j = (channel >> 5);
1306                 unsigned int mask = BIT(channel & 0x1f);
1308                 pr_debug("EDMA: EMR%d %08x\n", j,
1309                                 edma_read_array(ctlr, EDMA_EMR, j));
1310                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1311                 /* Clear the corresponding EMR bits */
1312                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1313                 /* Clear any SER */
1314                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1315                 edma_write(ctlr, EDMA_CCERRCLR, BIT(16) | BIT(1) | BIT(0));
1316         }
1318 EXPORT_SYMBOL(edma_clean_channel);
1320 /*
1321  * edma_clear_event - clear an outstanding event on the DMA channel
1322  * Arguments:
1323  *      channel - channel number
1324  */
1325 void edma_clear_event(unsigned channel)
1327         unsigned ctlr;
1329         ctlr = EDMA_CTLR(channel);
1330         channel = EDMA_CHAN_SLOT(channel);
1332         if (channel >= edma_cc[ctlr]->num_channels)
1333                 return;
1334         if (channel < 32)
1335                 edma_write(ctlr, EDMA_ECR, BIT(channel));
1336         else
1337                 edma_write(ctlr, EDMA_ECRH, BIT(channel - 32));
1339 EXPORT_SYMBOL(edma_clear_event);
1341 /*-----------------------------------------------------------------------*/
1343 static int __init edma_probe(struct platform_device *pdev)
1345         struct edma_soc_info    *info = pdev->dev.platform_data;
1346         const s8                (*queue_priority_mapping)[2];
1347         const s8                (*queue_tc_mapping)[2];
1348         int                     i, j, off, ln, found = 0;
1349         int                     status = -1;
1350         const s16               (*rsv_chans)[2];
1351         const s16               (*rsv_slots)[2];
1352         int                     irq[EDMA_MAX_CC] = {0, 0};
1353         int                     err_irq[EDMA_MAX_CC] = {0, 0};
1354         struct resource         *r[EDMA_MAX_CC] = {NULL};
1355         resource_size_t         len[EDMA_MAX_CC];
1356         char                    res_name[10];
1357         char                    irq_name[10];
1359         if (!info)
1360                 return -ENODEV;
1362         for (j = 0; j < EDMA_MAX_CC; j++) {
1363                 sprintf(res_name, "edma_cc%d", j);
1364                 r[j] = platform_get_resource_byname(pdev, IORESOURCE_MEM,
1365                                                 res_name);
1366                 if (!r[j]) {
1367                         if (found)
1368                                 break;
1369                         else
1370                                 return -ENODEV;
1371                 } else {
1372                         found = 1;
1373                 }
1375                 len[j] = resource_size(r[j]);
1377                 r[j] = request_mem_region(r[j]->start, len[j],
1378                         dev_name(&pdev->dev));
1379                 if (!r[j]) {
1380                         status = -EBUSY;
1381                         goto fail1;
1382                 }
1384                 edmacc_regs_base[j] = ioremap(r[j]->start, len[j]);
1385                 if (!edmacc_regs_base[j]) {
1386                         status = -EBUSY;
1387                         goto fail1;
1388                 }
1390                 edma_cc[j] = kzalloc(sizeof(struct edma), GFP_KERNEL);
1391                 if (!edma_cc[j]) {
1392                         status = -ENOMEM;
1393                         goto fail1;
1394                 }
1396                 edma_cc[j]->num_channels = min_t(unsigned, info[j].n_channel,
1397                                                         EDMA_MAX_DMACH);
1398                 edma_cc[j]->num_slots = min_t(unsigned, info[j].n_slot,
1399                                                         EDMA_MAX_PARAMENTRY);
1400                 edma_cc[j]->num_cc = min_t(unsigned, info[j].n_cc, EDMA_MAX_CC);
1402                 edma_cc[j]->default_queue = info[j].default_queue;
1403                 if (!edma_cc[j]->default_queue)
1404                         edma_cc[j]->default_queue = EVENTQ_1;
1406                 dev_dbg(&pdev->dev, "DMA REG BASE ADDR=%p\n",
1407                         edmacc_regs_base[j]);
1409                 for (i = 0; i < edma_cc[j]->num_slots; i++)
1410                         memcpy_toio(edmacc_regs_base[j] + PARM_OFFSET(i),
1411                                         &dummy_paramset, PARM_SIZE);
1413                 /* Mark all channels as unused */
1414                 memset(edma_cc[j]->edma_unused, 0xff,
1415                         sizeof(edma_cc[j]->edma_unused));
1417                 /* Clear the reserved channels in unused list */
1418                 rsv_chans = info[j].rsv_chans;
1419                 if (rsv_chans) {
1420                         for (i = 0; rsv_chans[i][0] != -1; i++) {
1421                                 off = rsv_chans[i][0];
1422                                 ln = rsv_chans[i][1];
1423                                 /* confirm the range */
1424                                 if ((off+ln) < EDMA_MAX_DMACH)
1425                                         clear_bits(off, ln,
1426                                                 edma_cc[j]->edma_unused);
1427                         }
1428                 }
1430                 /* Set the reserved channels/slots in inuse list */
1431                 rsv_slots = info[j].rsv_slots;
1432                 if (rsv_slots) {
1433                         for (i = 0; rsv_slots[i][0] != -1; i++) {
1434                                 off = rsv_slots[i][0];
1435                                 ln = rsv_slots[i][1];
1436                                 set_bits(off, ln, edma_cc[j]->edma_inuse);
1437                         }
1438                 }
1440                 sprintf(irq_name, "edma%d", j);
1441                 irq[j] = platform_get_irq_byname(pdev, irq_name);
1442                 edma_cc[j]->irq_res_start = irq[j];
1443                 status = request_irq(irq[j], dma_irq_handler, 0, "edma",
1444                                         &pdev->dev);
1445                 if (status < 0) {
1446                         dev_dbg(&pdev->dev, "request_irq %d failed --> %d\n",
1447                                 irq[j], status);
1448                         goto fail;
1449                 }
1451                 sprintf(irq_name, "edma%d_err", j);
1452                 err_irq[j] = platform_get_irq_byname(pdev, irq_name);
1453                 edma_cc[j]->irq_res_end = err_irq[j];
1454                 status = request_irq(err_irq[j], dma_ccerr_handler, 0,
1455                                         "edma_error", &pdev->dev);
1456                 if (status < 0) {
1457                         dev_dbg(&pdev->dev, "request_irq %d failed --> %d\n",
1458                                 err_irq[j], status);
1459                         goto fail;
1460                 }
1462                 /* Everything lives on transfer controller 1 until otherwise
1463                  * specified. This way, long transfers on the low priority queue
1464                  * started by the codec engine will not cause audio defects.
1465                  */
1466                 for (i = 0; i < edma_cc[j]->num_channels; i++)
1467                         map_dmach_queue(j, i, EVENTQ_1);
1469                 queue_tc_mapping = info[j].queue_tc_mapping;
1470                 queue_priority_mapping = info[j].queue_priority_mapping;
1472                 /* Event queue to TC mapping */
1473                 for (i = 0; queue_tc_mapping[i][0] != -1; i++)
1474                         map_queue_tc(j, queue_tc_mapping[i][0],
1475                                         queue_tc_mapping[i][1]);
1477                 /* Event queue priority mapping */
1478                 for (i = 0; queue_priority_mapping[i][0] != -1; i++)
1479                         assign_priority_to_queue(j,
1480                                                 queue_priority_mapping[i][0],
1481                                                 queue_priority_mapping[i][1]);
1483                 /* Map the channel to param entry if channel mapping logic
1484                  * exist
1485                  */
1486                 if (edma_read(j, EDMA_CCCFG) & CHMAP_EXIST)
1487                         map_dmach_param(j);
1489                 for (i = 0; i < info[j].n_region; i++) {
1490                         edma_write_array2(j, EDMA_DRAE, i, 0, 0x0);
1491                         edma_write_array2(j, EDMA_DRAE, i, 1, 0x0);
1492                         edma_write_array(j, EDMA_QRAE, i, 0x0);
1493                 }
1495                 edma_cc[j]->is_xbar = info[j].is_xbar;
1497                 if (edma_cc[j]->is_xbar) {
1498                         edma_cc[j]->num_events = info[j].n_events;
1499                         edma_cc[j]->xbar_event_mapping =
1500                                                 info[j].xbar_event_mapping;
1501                         xbar_event_to_channel_map = info[j].map_xbar_channel;
1502                 }
1504                 arch_num_cc++;
1505         }
1507         return 0;
1509 fail:
1510         for (i = 0; i < EDMA_MAX_CC; i++) {
1511                 if (err_irq[i])
1512                         free_irq(err_irq[i], &pdev->dev);
1513                 if (irq[i])
1514                         free_irq(irq[i], &pdev->dev);
1515         }
1516 fail1:
1517         for (i = 0; i < EDMA_MAX_CC; i++) {
1518                 if (r[i])
1519                         release_mem_region(r[i]->start, len[i]);
1520                 if (edmacc_regs_base[i])
1521                         iounmap(edmacc_regs_base[i]);
1522                 kfree(edma_cc[i]);
1523         }
1524         return status;
1527 static struct platform_driver edma_driver = {
1528         .driver.name    = "edma",
1529 };
1531 static int __init edma_init(void)
1533         return platform_driver_probe(&edma_driver, edma_probe);
1535 subsys_initcall(edma_init);