arm:omap:am33xx: register edma platform
[sitara-epos/sitara-epos-kernel.git] / arch / arm / mach-omap2 / control.h
1 /*
2  * arch/arm/mach-omap2/control.h
3  *
4  * OMAP2/3/4 System Control Module definitions
5  *
6  * Copyright (C) 2007-2010 Texas Instruments, Inc.
7  * Copyright (C) 2007-2008, 2010 Nokia Corporation
8  *
9  * Written by Paul Walmsley
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation.
14  */
16 #ifndef __ARCH_ARM_MACH_OMAP2_CONTROL_H
17 #define __ARCH_ARM_MACH_OMAP2_CONTROL_H
19 #include <mach/io.h>
20 #include <mach/ctrl_module_core_44xx.h>
21 #include <mach/ctrl_module_wkup_44xx.h>
22 #include <mach/ctrl_module_pad_core_44xx.h>
23 #include <mach/ctrl_module_pad_wkup_44xx.h>
25 #ifndef __ASSEMBLY__
26 #define OMAP242X_CTRL_REGADDR(reg)                                      \
27                 OMAP2_L4_IO_ADDRESS(OMAP242X_CTRL_BASE + (reg))
28 #define OMAP243X_CTRL_REGADDR(reg)                                      \
29                 OMAP2_L4_IO_ADDRESS(OMAP243X_CTRL_BASE + (reg))
30 #define OMAP343X_CTRL_REGADDR(reg)                                      \
31                 OMAP2_L4_IO_ADDRESS(OMAP343X_CTRL_BASE + (reg))
32 #define AM33XX_CTRL_REGADDR(reg)                                        \
33                 AM33XX_L4_WK_IO_ADDRESS(AM33XX_SCM_BASE + (reg))
34 #else
35 #define OMAP242X_CTRL_REGADDR(reg)                                      \
36                 OMAP2_L4_IO_ADDRESS(OMAP242X_CTRL_BASE + (reg))
37 #define OMAP243X_CTRL_REGADDR(reg)                                      \
38                 OMAP2_L4_IO_ADDRESS(OMAP243X_CTRL_BASE + (reg))
39 #define OMAP343X_CTRL_REGADDR(reg)                                      \
40                 OMAP2_L4_IO_ADDRESS(OMAP343X_CTRL_BASE + (reg))
41 #endif /* __ASSEMBLY__ */
43 /*
44  * As elsewhere, the "OMAP2_" prefix indicates that the macro is valid for
45  * OMAP24XX and OMAP34XX.
46  */
48 /* Control submodule offsets */
50 #define OMAP2_CONTROL_INTERFACE         0x000
51 #define OMAP2_CONTROL_PADCONFS          0x030
52 #define OMAP2_CONTROL_GENERAL           0x270
53 #define OMAP343X_CONTROL_MEM_WKUP       0x600
54 #define OMAP343X_CONTROL_PADCONFS_WKUP  0xa00
55 #define OMAP343X_CONTROL_GENERAL_WKUP   0xa60
57 /* TI81XX spefic control submodules */
58 #define TI81XX_CONTROL_DEVCONF          0x600
60 /* TI81XX CONTROL_DEVCONF register offsets */
61 #define TI81XX_CONTROL_MAC_ID0_LO       (TI81XX_CONTROL_DEVCONF + 0x030)
62 #define TI81XX_CONTROL_MAC_ID0_HI       (TI81XX_CONTROL_DEVCONF + 0x034)
63 #define TI81XX_CONTROL_MAC_ID1_LO       (TI81XX_CONTROL_DEVCONF + 0x038)
64 #define TI81XX_CONTROL_MAC_ID1_HI       (TI81XX_CONTROL_DEVCONF + 0x03c)
66 /* Control register offsets - read/write with omap_ctrl_{read,write}{bwl}() */
68 #define OMAP2_CONTROL_SYSCONFIG         (OMAP2_CONTROL_INTERFACE + 0x10)
70 /* CONTROL_GENERAL register offsets common to OMAP2 & 3 */
71 #define OMAP2_CONTROL_DEVCONF0          (OMAP2_CONTROL_GENERAL + 0x0004)
72 #define OMAP2_CONTROL_MSUSPENDMUX_0     (OMAP2_CONTROL_GENERAL + 0x0020)
73 #define OMAP2_CONTROL_MSUSPENDMUX_1     (OMAP2_CONTROL_GENERAL + 0x0024)
74 #define OMAP2_CONTROL_MSUSPENDMUX_2     (OMAP2_CONTROL_GENERAL + 0x0028)
75 #define OMAP2_CONTROL_MSUSPENDMUX_3     (OMAP2_CONTROL_GENERAL + 0x002c)
76 #define OMAP2_CONTROL_MSUSPENDMUX_4     (OMAP2_CONTROL_GENERAL + 0x0030)
77 #define OMAP2_CONTROL_MSUSPENDMUX_5     (OMAP2_CONTROL_GENERAL + 0x0034)
78 #define OMAP2_CONTROL_SEC_CTRL          (OMAP2_CONTROL_GENERAL + 0x0040)
79 #define OMAP2_CONTROL_RPUB_KEY_H_0      (OMAP2_CONTROL_GENERAL + 0x0090)
80 #define OMAP2_CONTROL_RPUB_KEY_H_1      (OMAP2_CONTROL_GENERAL + 0x0094)
81 #define OMAP2_CONTROL_RPUB_KEY_H_2      (OMAP2_CONTROL_GENERAL + 0x0098)
82 #define OMAP2_CONTROL_RPUB_KEY_H_3      (OMAP2_CONTROL_GENERAL + 0x009c)
84 /* 242x-only CONTROL_GENERAL register offsets */
85 #define OMAP242X_CONTROL_DEVCONF        OMAP2_CONTROL_DEVCONF0 /* match TRM */
86 #define OMAP242X_CONTROL_OCM_RAM_PERM   (OMAP2_CONTROL_GENERAL + 0x0068)
88 /* 243x-only CONTROL_GENERAL register offsets */
89 /* CONTROL_IVA2_BOOT{ADDR,MOD} are at the same place on 343x - noted below */
90 #define OMAP243X_CONTROL_DEVCONF1       (OMAP2_CONTROL_GENERAL + 0x0078)
91 #define OMAP243X_CONTROL_CSIRXFE        (OMAP2_CONTROL_GENERAL + 0x007c)
92 #define OMAP243X_CONTROL_IVA2_BOOTADDR  (OMAP2_CONTROL_GENERAL + 0x0190)
93 #define OMAP243X_CONTROL_IVA2_BOOTMOD   (OMAP2_CONTROL_GENERAL + 0x0194)
94 #define OMAP243X_CONTROL_IVA2_GEMCFG    (OMAP2_CONTROL_GENERAL + 0x0198)
95 #define OMAP243X_CONTROL_PBIAS_LITE     (OMAP2_CONTROL_GENERAL + 0x0230)
97 /* 24xx-only CONTROL_GENERAL register offsets */
98 #define OMAP24XX_CONTROL_DEBOBS         (OMAP2_CONTROL_GENERAL + 0x0000)
99 #define OMAP24XX_CONTROL_EMU_SUPPORT    (OMAP2_CONTROL_GENERAL + 0x0008)
100 #define OMAP24XX_CONTROL_SEC_TEST       (OMAP2_CONTROL_GENERAL + 0x0044)
101 #define OMAP24XX_CONTROL_PSA_CTRL       (OMAP2_CONTROL_GENERAL + 0x0048)
102 #define OMAP24XX_CONTROL_PSA_CMD        (OMAP2_CONTROL_GENERAL + 0x004c)
103 #define OMAP24XX_CONTROL_PSA_VALUE      (OMAP2_CONTROL_GENERAL + 0x0050)
104 #define OMAP24XX_CONTROL_SEC_EMU        (OMAP2_CONTROL_GENERAL + 0x0060)
105 #define OMAP24XX_CONTROL_SEC_TAP        (OMAP2_CONTROL_GENERAL + 0x0064)
106 #define OMAP24XX_CONTROL_OCM_PUB_RAM_ADD        (OMAP2_CONTROL_GENERAL + 0x006c)
107 #define OMAP24XX_CONTROL_EXT_SEC_RAM_START_ADD  (OMAP2_CONTROL_GENERAL + 0x0070)
108 #define OMAP24XX_CONTROL_EXT_SEC_RAM_STOP_ADD   (OMAP2_CONTROL_GENERAL + 0x0074)
109 #define OMAP24XX_CONTROL_SEC_STATUS             (OMAP2_CONTROL_GENERAL + 0x0080)
110 #define OMAP24XX_CONTROL_SEC_ERR_STATUS         (OMAP2_CONTROL_GENERAL + 0x0084)
111 #define OMAP24XX_CONTROL_STATUS                 (OMAP2_CONTROL_GENERAL + 0x0088)
112 #define OMAP24XX_CONTROL_GENERAL_PURPOSE_STATUS (OMAP2_CONTROL_GENERAL + 0x008c)
113 #define OMAP24XX_CONTROL_RAND_KEY_0     (OMAP2_CONTROL_GENERAL + 0x00a0)
114 #define OMAP24XX_CONTROL_RAND_KEY_1     (OMAP2_CONTROL_GENERAL + 0x00a4)
115 #define OMAP24XX_CONTROL_RAND_KEY_2     (OMAP2_CONTROL_GENERAL + 0x00a8)
116 #define OMAP24XX_CONTROL_RAND_KEY_3     (OMAP2_CONTROL_GENERAL + 0x00ac)
117 #define OMAP24XX_CONTROL_CUST_KEY_0     (OMAP2_CONTROL_GENERAL + 0x00b0)
118 #define OMAP24XX_CONTROL_CUST_KEY_1     (OMAP2_CONTROL_GENERAL + 0x00b4)
119 #define OMAP24XX_CONTROL_TEST_KEY_0     (OMAP2_CONTROL_GENERAL + 0x00c0)
120 #define OMAP24XX_CONTROL_TEST_KEY_1     (OMAP2_CONTROL_GENERAL + 0x00c4)
121 #define OMAP24XX_CONTROL_TEST_KEY_2     (OMAP2_CONTROL_GENERAL + 0x00c8)
122 #define OMAP24XX_CONTROL_TEST_KEY_3     (OMAP2_CONTROL_GENERAL + 0x00cc)
123 #define OMAP24XX_CONTROL_TEST_KEY_4     (OMAP2_CONTROL_GENERAL + 0x00d0)
124 #define OMAP24XX_CONTROL_TEST_KEY_5     (OMAP2_CONTROL_GENERAL + 0x00d4)
125 #define OMAP24XX_CONTROL_TEST_KEY_6     (OMAP2_CONTROL_GENERAL + 0x00d8)
126 #define OMAP24XX_CONTROL_TEST_KEY_7     (OMAP2_CONTROL_GENERAL + 0x00dc)
127 #define OMAP24XX_CONTROL_TEST_KEY_8     (OMAP2_CONTROL_GENERAL + 0x00e0)
128 #define OMAP24XX_CONTROL_TEST_KEY_9     (OMAP2_CONTROL_GENERAL + 0x00e4)
130 #define OMAP343X_CONTROL_PADCONF_SYSNIRQ (OMAP2_CONTROL_INTERFACE + 0x01b0)
132 /* 34xx-only CONTROL_GENERAL register offsets */
133 #define OMAP343X_CONTROL_PADCONF_OFF    (OMAP2_CONTROL_GENERAL + 0x0000)
134 #define OMAP343X_CONTROL_MEM_DFTRW0     (OMAP2_CONTROL_GENERAL + 0x0008)
135 #define OMAP343X_CONTROL_MEM_DFTRW1     (OMAP2_CONTROL_GENERAL + 0x000c)
136 #define OMAP343X_CONTROL_DEVCONF1       (OMAP2_CONTROL_GENERAL + 0x0068)
137 #define OMAP343X_CONTROL_CSIRXFE                (OMAP2_CONTROL_GENERAL + 0x006c)
138 #define OMAP343X_CONTROL_SEC_STATUS             (OMAP2_CONTROL_GENERAL + 0x0070)
139 #define OMAP343X_CONTROL_SEC_ERR_STATUS         (OMAP2_CONTROL_GENERAL + 0x0074)
140 #define OMAP343X_CONTROL_SEC_ERR_STATUS_DEBUG   (OMAP2_CONTROL_GENERAL + 0x0078)
141 #define OMAP343X_CONTROL_STATUS                 (OMAP2_CONTROL_GENERAL + 0x0080)
142 #define OMAP343X_CONTROL_GENERAL_PURPOSE_STATUS (OMAP2_CONTROL_GENERAL + 0x0084)
143 #define OMAP343X_CONTROL_RPUB_KEY_H_4   (OMAP2_CONTROL_GENERAL + 0x00a0)
144 #define OMAP343X_CONTROL_RAND_KEY_0     (OMAP2_CONTROL_GENERAL + 0x00a8)
145 #define OMAP343X_CONTROL_RAND_KEY_1     (OMAP2_CONTROL_GENERAL + 0x00ac)
146 #define OMAP343X_CONTROL_RAND_KEY_2     (OMAP2_CONTROL_GENERAL + 0x00b0)
147 #define OMAP343X_CONTROL_RAND_KEY_3     (OMAP2_CONTROL_GENERAL + 0x00b4)
148 #define OMAP343X_CONTROL_TEST_KEY_0     (OMAP2_CONTROL_GENERAL + 0x00c8)
149 #define OMAP343X_CONTROL_TEST_KEY_1     (OMAP2_CONTROL_GENERAL + 0x00cc)
150 #define OMAP343X_CONTROL_TEST_KEY_2     (OMAP2_CONTROL_GENERAL + 0x00d0)
151 #define OMAP343X_CONTROL_TEST_KEY_3     (OMAP2_CONTROL_GENERAL + 0x00d4)
152 #define OMAP343X_CONTROL_TEST_KEY_4     (OMAP2_CONTROL_GENERAL + 0x00d8)
153 #define OMAP343X_CONTROL_TEST_KEY_5     (OMAP2_CONTROL_GENERAL + 0x00dc)
154 #define OMAP343X_CONTROL_TEST_KEY_6     (OMAP2_CONTROL_GENERAL + 0x00e0)
155 #define OMAP343X_CONTROL_TEST_KEY_7     (OMAP2_CONTROL_GENERAL + 0x00e4)
156 #define OMAP343X_CONTROL_TEST_KEY_8     (OMAP2_CONTROL_GENERAL + 0x00e8)
157 #define OMAP343X_CONTROL_TEST_KEY_9     (OMAP2_CONTROL_GENERAL + 0x00ec)
158 #define OMAP343X_CONTROL_TEST_KEY_10    (OMAP2_CONTROL_GENERAL + 0x00f0)
159 #define OMAP343X_CONTROL_TEST_KEY_11    (OMAP2_CONTROL_GENERAL + 0x00f4)
160 #define OMAP343X_CONTROL_TEST_KEY_12    (OMAP2_CONTROL_GENERAL + 0x00f8)
161 #define OMAP343X_CONTROL_TEST_KEY_13    (OMAP2_CONTROL_GENERAL + 0x00fc)
162 #define OMAP343X_CONTROL_FUSE_OPP1_VDD1 (OMAP2_CONTROL_GENERAL + 0x0110)
163 #define OMAP343X_CONTROL_FUSE_OPP2_VDD1 (OMAP2_CONTROL_GENERAL + 0x0114)
164 #define OMAP343X_CONTROL_FUSE_OPP3_VDD1 (OMAP2_CONTROL_GENERAL + 0x0118)
165 #define OMAP343X_CONTROL_FUSE_OPP4_VDD1 (OMAP2_CONTROL_GENERAL + 0x011c)
166 #define OMAP343X_CONTROL_FUSE_OPP5_VDD1 (OMAP2_CONTROL_GENERAL + 0x0120)
167 #define OMAP343X_CONTROL_FUSE_OPP1_VDD2 (OMAP2_CONTROL_GENERAL + 0x0124)
168 #define OMAP343X_CONTROL_FUSE_OPP2_VDD2 (OMAP2_CONTROL_GENERAL + 0x0128)
169 #define OMAP343X_CONTROL_FUSE_OPP3_VDD2 (OMAP2_CONTROL_GENERAL + 0x012c)
170 #define OMAP343X_CONTROL_FUSE_SR        (OMAP2_CONTROL_GENERAL + 0x0130)
171 #define OMAP343X_CONTROL_IVA2_BOOTADDR  (OMAP2_CONTROL_GENERAL + 0x0190)
172 #define OMAP343X_CONTROL_IVA2_BOOTMOD   (OMAP2_CONTROL_GENERAL + 0x0194)
173 #define OMAP343X_CONTROL_DEBOBS(i)      (OMAP2_CONTROL_GENERAL + 0x01B0 \
174                                         + ((i) >> 1) * 4 + (!((i) & 1)) * 2)
175 #define OMAP343X_CONTROL_PROG_IO0       (OMAP2_CONTROL_GENERAL + 0x01D4)
176 #define OMAP343X_CONTROL_PROG_IO1       (OMAP2_CONTROL_GENERAL + 0x01D8)
177 #define OMAP343X_CONTROL_DSS_DPLL_SPREADING     (OMAP2_CONTROL_GENERAL + 0x01E0)
178 #define OMAP343X_CONTROL_CORE_DPLL_SPREADING    (OMAP2_CONTROL_GENERAL + 0x01E4)
179 #define OMAP343X_CONTROL_PER_DPLL_SPREADING     (OMAP2_CONTROL_GENERAL + 0x01E8)
180 #define OMAP343X_CONTROL_USBHOST_DPLL_SPREADING (OMAP2_CONTROL_GENERAL + 0x01EC)
181 #define OMAP343X_CONTROL_PBIAS_LITE     (OMAP2_CONTROL_GENERAL + 0x02B0)
182 #define OMAP343X_CONTROL_TEMP_SENSOR    (OMAP2_CONTROL_GENERAL + 0x02B4)
183 #define OMAP343X_CONTROL_SRAMLDO4       (OMAP2_CONTROL_GENERAL + 0x02B8)
184 #define OMAP343X_CONTROL_SRAMLDO5       (OMAP2_CONTROL_GENERAL + 0x02C0)
185 #define OMAP343X_CONTROL_CSI            (OMAP2_CONTROL_GENERAL + 0x02C4)
187 /* OMAP3630 only CONTROL_GENERAL register offsets */
188 #define OMAP3630_CONTROL_FUSE_OPP1G_VDD1        (OMAP2_CONTROL_GENERAL + 0x0110)
189 #define OMAP3630_CONTROL_FUSE_OPP50_VDD1        (OMAP2_CONTROL_GENERAL + 0x0114)
190 #define OMAP3630_CONTROL_FUSE_OPP100_VDD1       (OMAP2_CONTROL_GENERAL + 0x0118)
191 #define OMAP3630_CONTROL_FUSE_OPP120_VDD1       (OMAP2_CONTROL_GENERAL + 0x0120)
192 #define OMAP3630_CONTROL_FUSE_OPP50_VDD2        (OMAP2_CONTROL_GENERAL + 0x0128)
193 #define OMAP3630_CONTROL_FUSE_OPP100_VDD2       (OMAP2_CONTROL_GENERAL + 0x012C)
195 /* OMAP44xx control efuse offsets */
196 #define OMAP44XX_CONTROL_FUSE_IVA_OPP50         0x22C
197 #define OMAP44XX_CONTROL_FUSE_IVA_OPP100        0x22F
198 #define OMAP44XX_CONTROL_FUSE_IVA_OPPTURBO      0x232
199 #define OMAP44XX_CONTROL_FUSE_IVA_OPPNITRO      0x235
200 #define OMAP44XX_CONTROL_FUSE_MPU_OPP50         0x240
201 #define OMAP44XX_CONTROL_FUSE_MPU_OPP100        0x243
202 #define OMAP44XX_CONTROL_FUSE_MPU_OPPTURBO      0x246
203 #define OMAP44XX_CONTROL_FUSE_MPU_OPPNITRO      0x249
204 #define OMAP44XX_CONTROL_FUSE_CORE_OPP50        0x254
205 #define OMAP44XX_CONTROL_FUSE_CORE_OPP100       0x257
207 /* AM35XX only CONTROL_GENERAL register offsets */
208 #define AM35XX_CONTROL_MSUSPENDMUX_6    (OMAP2_CONTROL_GENERAL + 0x0038)
209 #define AM35XX_CONTROL_DEVCONF2         (OMAP2_CONTROL_GENERAL + 0x0310)
210 #define AM35XX_CONTROL_DEVCONF3         (OMAP2_CONTROL_GENERAL + 0x0314)
211 #define AM35XX_CONTROL_CBA_PRIORITY     (OMAP2_CONTROL_GENERAL + 0x0320)
212 #define AM35XX_CONTROL_LVL_INTR_CLEAR   (OMAP2_CONTROL_GENERAL + 0x0324)
213 #define AM35XX_CONTROL_IP_SW_RESET      (OMAP2_CONTROL_GENERAL + 0x0328)
214 #define AM35XX_CONTROL_IPSS_CLK_CTRL    (OMAP2_CONTROL_GENERAL + 0x032C)
216 /* 34xx PADCONF register offsets */
217 #define OMAP343X_PADCONF_ETK(i)         (OMAP2_CONTROL_PADCONFS + 0x5a8 + \
218                                                 (i)*2)
219 #define OMAP343X_PADCONF_ETK_CLK        OMAP343X_PADCONF_ETK(0)
220 #define OMAP343X_PADCONF_ETK_CTL        OMAP343X_PADCONF_ETK(1)
221 #define OMAP343X_PADCONF_ETK_D0         OMAP343X_PADCONF_ETK(2)
222 #define OMAP343X_PADCONF_ETK_D1         OMAP343X_PADCONF_ETK(3)
223 #define OMAP343X_PADCONF_ETK_D2         OMAP343X_PADCONF_ETK(4)
224 #define OMAP343X_PADCONF_ETK_D3         OMAP343X_PADCONF_ETK(5)
225 #define OMAP343X_PADCONF_ETK_D4         OMAP343X_PADCONF_ETK(6)
226 #define OMAP343X_PADCONF_ETK_D5         OMAP343X_PADCONF_ETK(7)
227 #define OMAP343X_PADCONF_ETK_D6         OMAP343X_PADCONF_ETK(8)
228 #define OMAP343X_PADCONF_ETK_D7         OMAP343X_PADCONF_ETK(9)
229 #define OMAP343X_PADCONF_ETK_D8         OMAP343X_PADCONF_ETK(10)
230 #define OMAP343X_PADCONF_ETK_D9         OMAP343X_PADCONF_ETK(11)
231 #define OMAP343X_PADCONF_ETK_D10        OMAP343X_PADCONF_ETK(12)
232 #define OMAP343X_PADCONF_ETK_D11        OMAP343X_PADCONF_ETK(13)
233 #define OMAP343X_PADCONF_ETK_D12        OMAP343X_PADCONF_ETK(14)
234 #define OMAP343X_PADCONF_ETK_D13        OMAP343X_PADCONF_ETK(15)
235 #define OMAP343X_PADCONF_ETK_D14        OMAP343X_PADCONF_ETK(16)
236 #define OMAP343X_PADCONF_ETK_D15        OMAP343X_PADCONF_ETK(17)
238 /* 34xx GENERAL_WKUP regist offsets */
239 #define OMAP343X_CONTROL_WKUP_DEBOBSMUX(i) (OMAP343X_CONTROL_GENERAL_WKUP + \
240                                                 0x008 + (i))
241 #define OMAP343X_CONTROL_WKUP_DEBOBS0 (OMAP343X_CONTROL_GENERAL_WKUP + 0x008)
242 #define OMAP343X_CONTROL_WKUP_DEBOBS1 (OMAP343X_CONTROL_GENERAL_WKUP + 0x00C)
243 #define OMAP343X_CONTROL_WKUP_DEBOBS2 (OMAP343X_CONTROL_GENERAL_WKUP + 0x010)
244 #define OMAP343X_CONTROL_WKUP_DEBOBS3 (OMAP343X_CONTROL_GENERAL_WKUP + 0x014)
245 #define OMAP343X_CONTROL_WKUP_DEBOBS4 (OMAP343X_CONTROL_GENERAL_WKUP + 0x018)
247 /* 36xx-only RTA - Retention till Access control registers and bits */
248 #define OMAP36XX_CONTROL_MEM_RTA_CTRL   0x40C
249 #define OMAP36XX_RTA_DISABLE            0x0
251 /* 34xx D2D idle-related pins, handled by PM core */
252 #define OMAP3_PADCONF_SAD2D_MSTANDBY   0x250
253 #define OMAP3_PADCONF_SAD2D_IDLEACK    0x254
255 /* TI81XX CONTROL_DEVCONF register offsets */
256 #define TI81XX_CONTROL_DEVICE_ID        (TI81XX_CONTROL_DEVCONF + 0x000)
258 /*
259  * REVISIT: This list of registers is not comprehensive - there are more
260  * that should be added.
261  */
263 /*
264  * Control module register bit defines - these should eventually go into
265  * their own regbits file.  Some of these will be complicated, depending
266  * on the device type (general-purpose, emulator, test, secure, bad, other)
267  * and the security mode (secure, non-secure, don't care)
268  */
269 /* CONTROL_DEVCONF0 bits */
270 #define OMAP2_MMCSDIO1ADPCLKISEL        (1 << 24) /* MMC1 loop back clock */
271 #define OMAP24XX_USBSTANDBYCTRL         (1 << 15)
272 #define OMAP2_MCBSP2_CLKS_MASK          (1 << 6)
273 #define OMAP2_MCBSP1_FSR_MASK           (1 << 4)
274 #define OMAP2_MCBSP1_CLKR_MASK          (1 << 3)
275 #define OMAP2_MCBSP1_CLKS_MASK          (1 << 2)
277 /* CONTROL_DEVCONF1 bits */
278 #define OMAP243X_MMC1_ACTIVE_OVERWRITE  (1 << 31)
279 #define OMAP2_MMCSDIO2ADPCLKISEL        (1 << 6) /* MMC2 loop back clock */
280 #define OMAP2_MCBSP5_CLKS_MASK          (1 << 4) /* > 242x */
281 #define OMAP2_MCBSP4_CLKS_MASK          (1 << 2) /* > 242x */
282 #define OMAP2_MCBSP3_CLKS_MASK          (1 << 0) /* > 242x */
284 /* CONTROL_STATUS bits */
285 #define OMAP2_DEVICETYPE_MASK           (0x7 << 8)
286 #define OMAP2_SYSBOOT_5_MASK            (1 << 5)
287 #define OMAP2_SYSBOOT_4_MASK            (1 << 4)
288 #define OMAP2_SYSBOOT_3_MASK            (1 << 3)
289 #define OMAP2_SYSBOOT_2_MASK            (1 << 2)
290 #define OMAP2_SYSBOOT_1_MASK            (1 << 1)
291 #define OMAP2_SYSBOOT_0_MASK            (1 << 0)
293 /* CONTROL_PBIAS_LITE bits */
294 #define OMAP343X_PBIASLITESUPPLY_HIGH1  (1 << 15)
295 #define OMAP343X_PBIASLITEVMODEERROR1   (1 << 11)
296 #define OMAP343X_PBIASSPEEDCTRL1        (1 << 10)
297 #define OMAP343X_PBIASLITEPWRDNZ1       (1 << 9)
298 #define OMAP343X_PBIASLITEVMODE1        (1 << 8)
299 #define OMAP343X_PBIASLITESUPPLY_HIGH0  (1 << 7)
300 #define OMAP343X_PBIASLITEVMODEERROR0   (1 << 3)
301 #define OMAP2_PBIASSPEEDCTRL0           (1 << 2)
302 #define OMAP2_PBIASLITEPWRDNZ0          (1 << 1)
303 #define OMAP2_PBIASLITEVMODE0           (1 << 0)
305 /* CONTROL_PROG_IO1 bits */
306 #define OMAP3630_PRG_SDMMC1_SPEEDCTRL   (1 << 20)
308 /* CONTROL_IVA2_BOOTMOD bits */
309 #define OMAP3_IVA2_BOOTMOD_SHIFT        0
310 #define OMAP3_IVA2_BOOTMOD_MASK         (0xf << 0)
311 #define OMAP3_IVA2_BOOTMOD_IDLE         (0x1 << 0)
313 /* CONTROL_PADCONF_X bits */
314 #define OMAP3_PADCONF_WAKEUPEVENT0      (1 << 15)
315 #define OMAP3_PADCONF_WAKEUPENABLE0     (1 << 14)
317 #define OMAP343X_SCRATCHPAD_ROM         (OMAP343X_CTRL_BASE + 0x860)
318 #define OMAP343X_SCRATCHPAD             (OMAP343X_CTRL_BASE + 0x910)
319 #define OMAP343X_SCRATCHPAD_ROM_OFFSET  0x19C
320 #define OMAP343X_SCRATCHPAD_REGADDR(reg)        OMAP2_L4_IO_ADDRESS(\
321                                                 OMAP343X_SCRATCHPAD + reg)
323 /* AM35XX_CONTROL_IPSS_CLK_CTRL bits */
324 #define AM35XX_USBOTG_VBUSP_CLK_SHIFT   0
325 #define AM35XX_CPGMAC_VBUSP_CLK_SHIFT   1
326 #define AM35XX_VPFE_VBUSP_CLK_SHIFT     2
327 #define AM35XX_HECC_VBUSP_CLK_SHIFT     3
328 #define AM35XX_USBOTG_FCLK_SHIFT        8
329 #define AM35XX_CPGMAC_FCLK_SHIFT        9
330 #define AM35XX_VPFE_FCLK_SHIFT          10
332 /*AM35XX CONTROL_LVL_INTR_CLEAR bits*/
333 #define AM35XX_CPGMAC_C0_MISC_PULSE_CLR BIT(0)
334 #define AM35XX_CPGMAC_C0_RX_PULSE_CLR   BIT(1)
335 #define AM35XX_CPGMAC_C0_RX_THRESH_CLR  BIT(2)
336 #define AM35XX_CPGMAC_C0_TX_PULSE_CLR   BIT(3)
337 #define AM35XX_USBOTGSS_INT_CLR         BIT(4)
338 #define AM35XX_VPFE_CCDC_VD0_INT_CLR    BIT(5)
339 #define AM35XX_VPFE_CCDC_VD1_INT_CLR    BIT(6)
340 #define AM35XX_VPFE_CCDC_VD2_INT_CLR    BIT(7)
342 /*AM35XX CONTROL_IP_SW_RESET bits*/
343 #define AM35XX_USBOTGSS_SW_RST          BIT(0)
344 #define AM35XX_CPGMACSS_SW_RST          BIT(1)
345 #define AM35XX_VPFE_VBUSP_SW_RST        BIT(2)
346 #define AM35XX_HECC_SW_RST              BIT(3)
347 #define AM35XX_VPFE_PCLK_SW_RST         BIT(4)
349 /* AM33XX CONTROL_STATUS bits */
350 #define AM33XX_SYSBOOT0                 (0xff << 0)
351 #define AM33XX_DEVTYPE                  (1 << 8)
352 #define AM33XX_GPMC_CS0_BW              (1 << 16)
353 #define AM33XX_GPMC_CS0_WAITEN          (1 << 17)
354 #define AM33XX_GPMC_CS0_ADMUX           (0x3 << 18)
355 #define AM33XX_SYSBOOT1                 (0x3 << 22)
357 /*
358  * CONTROL AM33XX STATUS register to identify boot-time configurations
359  */
360 #define AM33XX_CONTROL_STATUS_OFF       0x040
361 #define AM33XX_CONTROL_STATUS           AM33XX_L4_WK_IO_ADDRESS(AM33XX_CTRL_BASE + \
362                                                 AM33XX_CONTROL_STATUS_OFF)
364 /*
365  * CONTROL OMAP STATUS register to identify OMAP3 features
366  */
367 #define OMAP3_CONTROL_OMAP_STATUS       0x044c
369 #define OMAP3_SGX_SHIFT                 13
370 #define OMAP3_SGX_MASK                  (3 << OMAP3_SGX_SHIFT)
371 #define         FEAT_SGX_FULL           0
372 #define         FEAT_SGX_HALF           1
373 #define         FEAT_SGX_NONE           2
375 #define OMAP3_IVA_SHIFT                 12
376 #define OMAP3_IVA_MASK                  (1 << OMAP3_IVA_SHIFT)
377 #define         FEAT_IVA                0
378 #define         FEAT_IVA_NONE           1
380 #define OMAP3_L2CACHE_SHIFT             10
381 #define OMAP3_L2CACHE_MASK              (3 << OMAP3_L2CACHE_SHIFT)
382 #define         FEAT_L2CACHE_NONE       0
383 #define         FEAT_L2CACHE_64KB       1
384 #define         FEAT_L2CACHE_128KB      2
385 #define         FEAT_L2CACHE_256KB      3
387 #define OMAP3_ISP_SHIFT                 5
388 #define OMAP3_ISP_MASK                  (1 << OMAP3_ISP_SHIFT)
389 #define         FEAT_ISP                0
390 #define         FEAT_ISP_NONE           1
392 #define OMAP3_NEON_SHIFT                4
393 #define OMAP3_NEON_MASK                 (1 << OMAP3_NEON_SHIFT)
394 #define         FEAT_NEON               0
395 #define         FEAT_NEON_NONE          1
398 #ifndef __ASSEMBLY__
399 #ifdef CONFIG_ARCH_OMAP2PLUS
400 extern void __iomem *omap_ctrl_base_get(void);
401 extern u8 omap_ctrl_readb(u16 offset);
402 extern u16 omap_ctrl_readw(u16 offset);
403 extern u32 omap_ctrl_readl(u16 offset);
404 extern u32 omap4_ctrl_pad_readl(u16 offset);
405 extern void omap_ctrl_writeb(u8 val, u16 offset);
406 extern void omap_ctrl_writew(u16 val, u16 offset);
407 extern void omap_ctrl_writel(u32 val, u16 offset);
408 extern void omap4_ctrl_pad_writel(u32 val, u16 offset);
410 extern void omap3_save_scratchpad_contents(void);
411 extern void omap3_clear_scratchpad_contents(void);
412 extern void omap3_restore(void);
413 extern void omap3_restore_es3(void);
414 extern void omap3_restore_3630(void);
415 extern u32 omap3_arm_context[128];
416 extern void omap3_control_save_context(void);
417 extern void omap3_control_restore_context(void);
418 extern void omap3_ctrl_write_boot_mode(u8 bootmode);
419 extern void omap3630_ctrl_disable_rta(void);
420 extern int omap3_ctrl_save_padconf(void);
421 #else
422 #define omap_ctrl_base_get()            0
423 #define omap_ctrl_readb(x)              0
424 #define omap_ctrl_readw(x)              0
425 #define omap_ctrl_readl(x)              0
426 #define omap4_ctrl_pad_readl(x)         0
427 #define omap_ctrl_writeb(x, y)          WARN_ON(1)
428 #define omap_ctrl_writew(x, y)          WARN_ON(1)
429 #define omap_ctrl_writel(x, y)          WARN_ON(1)
430 #define omap4_ctrl_pad_writel(x, y)     WARN_ON(1)
431 #endif
432 #endif  /* __ASSEMBLY__ */
434 #endif /* __ARCH_ARM_MACH_OMAP2_CONTROL_H */