USB: musb: NAK timeout scheme on bulk TX endpoint
[sitara-epos/sitara-epos-kernel.git] / drivers / usb / musb / musb_host.c
1 /*
2  * MUSB OTG driver host support
3  *
4  * Copyright 2005 Mentor Graphics Corporation
5  * Copyright (C) 2005-2006 by Texas Instruments
6  * Copyright (C) 2006-2007 Nokia Corporation
7  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
8  *
9  * This program is free software; you can redistribute it and/or
10  * modify it under the terms of the GNU General Public License
11  * version 2 as published by the Free Software Foundation.
12  *
13  * This program is distributed in the hope that it will be useful, but
14  * WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
16  * General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA
21  * 02110-1301 USA
22  *
23  * THIS SOFTWARE IS PROVIDED "AS IS" AND ANY EXPRESS OR IMPLIED
24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
26  * NO EVENT SHALL THE AUTHORS BE LIABLE FOR ANY DIRECT, INDIRECT,
27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  *
34  */
36 #include <linux/module.h>
37 #include <linux/kernel.h>
38 #include <linux/delay.h>
39 #include <linux/sched.h>
40 #include <linux/slab.h>
41 #include <linux/errno.h>
42 #include <linux/init.h>
43 #include <linux/list.h>
44 #include <linux/dma-mapping.h>
46 #include "musb_core.h"
47 #include "musb_host.h"
50 /* MUSB HOST status 22-mar-2006
51  *
52  * - There's still lots of partial code duplication for fault paths, so
53  *   they aren't handled as consistently as they need to be.
54  *
55  * - PIO mostly behaved when last tested.
56  *     + including ep0, with all usbtest cases 9, 10
57  *     + usbtest 14 (ep0out) doesn't seem to run at all
58  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
59  *       configurations, but otherwise double buffering passes basic tests.
60  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
61  *
62  * - DMA (CPPI) ... partially behaves, not currently recommended
63  *     + about 1/15 the speed of typical EHCI implementations (PCI)
64  *     + RX, all too often reqpkt seems to misbehave after tx
65  *     + TX, no known issues (other than evident silicon issue)
66  *
67  * - DMA (Mentor/OMAP) ...has at least toggle update problems
68  *
69  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
70  *   starvation ... nothing yet for TX, interrupt, or bulk.
71  *
72  * - Not tested with HNP, but some SRP paths seem to behave.
73  *
74  * NOTE 24-August-2006:
75  *
76  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
77  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
78  *   mostly works, except that with "usbnet" it's easy to trigger cases
79  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
80  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
81  *   although ARP RX wins.  (That test was done with a full speed link.)
82  */
85 /*
86  * NOTE on endpoint usage:
87  *
88  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
89  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
90  * (Yes, bulk _could_ use more of the endpoints than that, and would even
91  * benefit from it.)
92  *
93  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
94  * So far that scheduling is both dumb and optimistic:  the endpoint will be
95  * "claimed" until its software queue is no longer refilled.  No multiplexing
96  * of transfers between endpoints, or anything clever.
97  */
100 static void musb_ep_program(struct musb *musb, u8 epnum,
101                         struct urb *urb, int is_out,
102                         u8 *buf, u32 offset, u32 len);
104 void push_queue(struct musb *musb, struct urb *urb)
106         spin_lock(&musb->gb_lock);
107         list_add_tail(&urb->giveback_list, &musb->gb_list);
108         spin_unlock(&musb->gb_lock);
111 struct urb *pop_queue(struct musb *musb)
113         struct urb *urb;
114         unsigned long flags;
116         spin_lock_irqsave(&musb->gb_lock, flags);
117         if (list_empty(&musb->gb_list)) {
118                 spin_unlock_irqrestore(&musb->gb_lock, flags);
119                 return NULL;
120         }
121         urb = list_entry(musb->gb_list.next, struct urb, giveback_list);
122         list_del(&urb->giveback_list);
123         spin_unlock_irqrestore(&musb->gb_lock, flags);
125         return urb;
128 /*
129  * Clear TX fifo. Needed to avoid BABBLE errors.
130  */
131 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
133         struct musb     *musb = ep->musb;
134         void __iomem    *epio = ep->regs;
135         u16             csr;
136         u16             lastcsr = 0;
137         int             retries = 1000;
139         csr = musb_readw(epio, MUSB_TXCSR);
140         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
141                 if (csr != lastcsr)
142                         dev_dbg(musb->controller, "Host TX FIFONOTEMPTY csr: %02x\n", csr);
143                 lastcsr = csr;
144                 csr |= MUSB_TXCSR_FLUSHFIFO;
145                 musb_writew(epio, MUSB_TXCSR, csr);
146                 csr = musb_readw(epio, MUSB_TXCSR);
147                 if (WARN(retries-- < 1,
148                                 "Could not flush host TX%d fifo: csr: %04x\n",
149                                 ep->epnum, csr))
150                         return;
151                 mdelay(1);
152         }
155 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
157         void __iomem    *epio = ep->regs;
158         u16             csr;
159         int             retries = 5;
161         /* scrub any data left in the fifo */
162         do {
163                 csr = musb_readw(epio, MUSB_TXCSR);
164                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
165                         break;
166                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
167                 csr = musb_readw(epio, MUSB_TXCSR);
168                 udelay(10);
169         } while (--retries);
171         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
172                         ep->epnum, csr);
174         /* and reset for the next transfer */
175         musb_writew(epio, MUSB_TXCSR, 0);
178 /*
179  * Start transmit. Caller is responsible for locking shared resources.
180  * musb must be locked.
181  */
182 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
184         u16     txcsr;
186         /* NOTE: no locks here; caller should lock and select EP */
187         if (ep->epnum) {
188                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
189                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
190                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
191         } else {
192                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
193                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
194         }
198 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
200         u16     txcsr;
202         /* NOTE: no locks here; caller should lock and select EP */
203         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
204         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
205         if (is_cppi_enabled(ep->musb))
206                 txcsr |= MUSB_TXCSR_DMAMODE;
207         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
210 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
212         if (is_in != 0 || ep->is_shared_fifo)
213                 ep->in_qh  = qh;
214         if (is_in == 0 || ep->is_shared_fifo)
215                 ep->out_qh = qh;
218 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
220         return is_in ? ep->in_qh : ep->out_qh;
223 /*
224  * Start the URB at the front of an endpoint's queue
225  * end must be claimed from the caller.
226  *
227  * Context: controller locked, irqs blocked
228  */
229 static void
230 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
232         u16                     frame;
233         u32                     len;
234         void __iomem            *mbase =  musb->mregs;
235         struct urb              *urb = next_urb(qh);
236         void                    *buf = urb->transfer_buffer;
237         u32                     offset = 0;
238         struct musb_hw_ep       *hw_ep = qh->hw_ep;
239         unsigned                pipe = urb->pipe;
240         u8                      address = usb_pipedevice(pipe);
241         int                     epnum = hw_ep->epnum;
243         /* initialize software qh state */
244         qh->offset = 0;
245         qh->segsize = 0;
247         /* gather right source of data */
248         switch (qh->type) {
249         case USB_ENDPOINT_XFER_CONTROL:
250                 /* control transfers always start with SETUP */
251                 is_in = 0;
252                 musb->ep0_stage = MUSB_EP0_START;
253                 buf = urb->setup_packet;
254                 len = 8;
255                 break;
256         case USB_ENDPOINT_XFER_ISOC:
257                 qh->iso_idx = 0;
258                 qh->frame = 0;
259                 offset = urb->iso_frame_desc[0].offset;
260                 len = urb->iso_frame_desc[0].length;
261                 break;
262         default:                /* bulk, interrupt */
263                 /* actual_length may be nonzero on retry paths */
264                 buf = urb->transfer_buffer + urb->actual_length;
265                 len = urb->transfer_buffer_length - urb->actual_length;
266         }
268         dev_dbg(musb->controller, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
269                         qh, urb, address, qh->epnum,
270                         is_in ? "in" : "out",
271                         ({char *s; switch (qh->type) {
272                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
273                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
274                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
275                         default:                        s = "-intr"; break;
276                         }; s; }),
277                         epnum, buf + offset, len);
279         /* Configure endpoint */
280         musb_ep_set_qh(hw_ep, is_in, qh);
281         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
283         /* transmit may have more work: start it when it is time */
284         if (is_in)
285                 return;
287         /* determine if the time is right for a periodic transfer */
288         switch (qh->type) {
289         case USB_ENDPOINT_XFER_ISOC:
290         case USB_ENDPOINT_XFER_INT:
291                 dev_dbg(musb->controller, "check whether there's still time for periodic Tx\n");
292                 frame = musb_readw(mbase, MUSB_FRAME);
293                 /* FIXME this doesn't implement that scheduling policy ...
294                  * or handle framecounter wrapping
295                  */
296                 if ((urb->transfer_flags & URB_ISO_ASAP)
297                                 || (frame >= urb->start_frame)) {
298                         /* REVISIT the SOF irq handler shouldn't duplicate
299                          * this code; and we don't init urb->start_frame...
300                          */
301                         qh->frame = 0;
302                         goto start;
303                 } else {
304                         qh->frame = urb->start_frame;
305                         /* enable SOF interrupt so we can count down */
306                         dev_dbg(musb->controller, "SOF for %d\n", epnum);
307 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
308                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
309 #endif
310                 }
311                 break;
312         default:
313 start:
314                 dev_dbg(musb->controller, "Start TX%d %s\n", epnum,
315                         hw_ep->tx_channel ? "dma" : "pio");
317                 if (!hw_ep->tx_channel)
318                         musb_h_tx_start(hw_ep);
319                 else if (is_cppi_enabled(musb) || tusb_dma_omap(musb))
320                         musb_h_tx_dma_start(hw_ep);
321         }
324 /* Context: caller owns controller lock, IRQs are blocked */
325 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
327         dev_dbg(musb->controller,
328                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
329                         urb, urb->complete, status,
330                         usb_pipedevice(urb->pipe),
331                         usb_pipeendpoint(urb->pipe),
332                         usb_pipein(urb->pipe) ? "in" : "out",
333                         urb->actual_length, urb->transfer_buffer_length
334                         );
336         usb_hcd_giveback_urb(musb_to_hcd(musb), urb, status);
339 /* For bulk/interrupt endpoints only */
340 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
341                                     struct urb *urb)
343         void __iomem            *epio = qh->hw_ep->regs;
344         u16                     csr;
346         /*
347          * FIXME: the current Mentor DMA code seems to have
348          * problems getting toggle correct.
349          */
351         if (is_in)
352                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
353         else
354                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
356         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
358 /* Used to complete urb giveback */
359 void musb_gb_work(struct work_struct *data)
361         struct musb *musb = container_of(data, struct musb, gb_work);
362         struct urb *urb;
364         while ((urb = pop_queue(musb)) != 0)
365                 musb_giveback(musb, urb, 0);
368 /*
369  * Advance this hardware endpoint's queue, completing the specified URB and
370  * advancing to either the next URB queued to that qh, or else invalidating
371  * that qh and advancing to the next qh scheduled after the current one.
372  *
373  * Context: caller owns controller lock, IRQs are blocked
374  */
375 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
376                                   struct musb_hw_ep *hw_ep, int is_in)
378         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
379         struct musb_hw_ep       *ep = qh->hw_ep;
380         int                     ready = qh->is_ready;
381         int                     status;
383         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
385         /* save toggle eagerly, for paranoia */
386         switch (qh->type) {
387         case USB_ENDPOINT_XFER_BULK:
388         case USB_ENDPOINT_XFER_INT:
389                 musb_save_toggle(qh, is_in, urb);
390                 break;
391         case USB_ENDPOINT_XFER_ISOC:
392                 if (status == 0 && urb->error_count)
393                         status = -EXDEV;
394                 break;
395         }
397         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
399         /* If URB completed with error then giveback first */
400         if (status != 0) {
401                 qh->is_ready = 0;
402                 spin_unlock(&musb->lock);
403                 musb_giveback(musb, urb, status);
404                 spin_lock(&musb->lock);
405                 qh->is_ready = ready;
406         }
407         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
408          * invalidate qh as soon as list_empty(&hep->urb_list)
409          */
410         if (list_empty(&qh->hep->urb_list)) {
411                 struct list_head        *head;
413                 if (is_in)
414                         ep->rx_reinit = 1;
415                 else
416                         ep->tx_reinit = 1;
418                 /* Clobber old pointers to this qh */
419                 musb_ep_set_qh(ep, is_in, NULL);
420                 qh->hep->hcpriv = NULL;
422                 switch (qh->type) {
424                 case USB_ENDPOINT_XFER_CONTROL:
425                 case USB_ENDPOINT_XFER_BULK:
426                         /* fifo policy for these lists, except that NAKing
427                          * should rotate a qh to the end (for fairness).
428                          */
429                         if (qh->mux == 1) {
430                                 head = qh->ring.prev;
431                                 list_del(&qh->ring);
432                                 kfree(qh);
433                                 qh = first_qh(head);
434                                 break;
435                         }
437                 case USB_ENDPOINT_XFER_ISOC:
438                 case USB_ENDPOINT_XFER_INT:
439                         /* this is where periodic bandwidth should be
440                          * de-allocated if it's tracked and allocated;
441                          * and where we'd update the schedule tree...
442                          */
443                         kfree(qh);
444                         qh = NULL;
445                         break;
446                 }
447         }
449         if (qh != NULL && qh->is_ready) {
450                 dev_dbg(musb->controller, "... next ep%d %cX urb %p\n",
451                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
452                 musb_start_urb(musb, is_in, qh);
453         }
455         /* if URB is successfully completed then giveback in workqueue */
456         if (status == 0) {
457                 push_queue(musb, urb);
458                 queue_work(musb->gb_queue, &musb->gb_work);
459         }
462 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
464         /* we don't want fifo to fill itself again;
465          * ignore dma (various models),
466          * leave toggle alone (may not have been saved yet)
467          */
468         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
469         csr &= ~(MUSB_RXCSR_H_REQPKT
470                 | MUSB_RXCSR_H_AUTOREQ
471                 | MUSB_RXCSR_AUTOCLEAR);
473         /* write 2x to allow double buffering */
474         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
475         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
477         /* flush writebuffer */
478         return musb_readw(hw_ep->regs, MUSB_RXCSR);
481 /*
482  * PIO RX for a packet (or part of it).
483  */
484 static bool
485 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
487         u16                     rx_count;
488         u8                      *buf;
489         u16                     csr;
490         bool                    done = false;
491         u32                     length;
492         int                     do_flush = 0;
493         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
494         void __iomem            *epio = hw_ep->regs;
495         struct musb_qh          *qh = hw_ep->in_qh;
496         int                     pipe = urb->pipe;
497         void                    *buffer = urb->transfer_buffer;
499         /* musb_ep_select(musb, mbase, epnum); */
500         rx_count = musb_readw(epio, MUSB_RXCOUNT);
501         dev_dbg(musb->controller, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
502                         urb->transfer_buffer, qh->offset,
503                         urb->transfer_buffer_length);
505         /* unload FIFO */
506         if (usb_pipeisoc(pipe)) {
507                 int                                     status = 0;
508                 struct usb_iso_packet_descriptor        *d;
510                 if (iso_err) {
511                         status = -EILSEQ;
512                         urb->error_count++;
513                 }
515                 d = urb->iso_frame_desc + qh->iso_idx;
516                 buf = buffer + d->offset;
517                 length = d->length;
518                 if (rx_count > length) {
519                         if (status == 0) {
520                                 status = -EOVERFLOW;
521                                 urb->error_count++;
522                         }
523                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
524                         do_flush = 1;
525                 } else
526                         length = rx_count;
527                 urb->actual_length += length;
528                 d->actual_length = length;
530                 d->status = status;
532                 /* see if we are done */
533                 done = (++qh->iso_idx >= urb->number_of_packets);
534         } else {
535                 /* non-isoch */
536                 buf = buffer + qh->offset;
537                 length = urb->transfer_buffer_length - qh->offset;
538                 if (rx_count > length) {
539                         if (urb->status == -EINPROGRESS)
540                                 urb->status = -EOVERFLOW;
541                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
542                         do_flush = 1;
543                 } else
544                         length = rx_count;
545                 urb->actual_length += length;
546                 qh->offset += length;
548                 /* see if we are done */
549                 done = (urb->actual_length == urb->transfer_buffer_length)
550                         || (rx_count < qh->maxpacket)
551                         || (urb->status != -EINPROGRESS);
552                 if (done
553                                 && (urb->status == -EINPROGRESS)
554                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
555                                 && (urb->actual_length
556                                         < urb->transfer_buffer_length))
557                         urb->status = -EREMOTEIO;
558         }
560         musb->ops->read_fifo(hw_ep, length, buf);
562         csr = musb_readw(epio, MUSB_RXCSR);
563         csr |= MUSB_RXCSR_H_WZC_BITS;
564         if (unlikely(do_flush))
565                 musb_h_flush_rxfifo(hw_ep, csr);
566         else {
567                 /* REVISIT this assumes AUTOCLEAR is never set */
568                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
569                 if (!done)
570                         csr |= MUSB_RXCSR_H_REQPKT;
571                 musb_writew(epio, MUSB_RXCSR, csr);
572         }
574         return done;
577 /* we don't always need to reinit a given side of an endpoint...
578  * when we do, use tx/rx reinit routine and then construct a new CSR
579  * to address data toggle, NYET, and DMA or PIO.
580  *
581  * it's possible that driver bugs (especially for DMA) or aborting a
582  * transfer might have left the endpoint busier than it should be.
583  * the busy/not-empty tests are basically paranoia.
584  */
585 static void
586 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, struct musb_hw_ep *ep)
588         u16     csr;
590         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
591          * That always uses tx_reinit since ep0 repurposes TX register
592          * offsets; the initial SETUP packet is also a kind of OUT.
593          */
595         /* if programmed for Tx, put it in RX mode */
596         if (ep->is_shared_fifo) {
597                 csr = musb_readw(ep->regs, MUSB_TXCSR);
598                 if (csr & MUSB_TXCSR_MODE) {
599                         musb_h_tx_flush_fifo(ep);
600                         csr = musb_readw(ep->regs, MUSB_TXCSR);
601                         musb_writew(ep->regs, MUSB_TXCSR,
602                                     csr | MUSB_TXCSR_FRCDATATOG);
603                 }
605                 /*
606                  * Clear the MODE bit (and everything else) to enable Rx.
607                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
608                  */
609                 if (csr & MUSB_TXCSR_DMAMODE)
610                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
611                 musb_writew(ep->regs, MUSB_TXCSR, 0);
613         /* scrub all previous state, clearing toggle */
614         } else {
615                 csr = musb_readw(ep->regs, MUSB_RXCSR);
616                 if (csr & MUSB_RXCSR_RXPKTRDY)
617                         WARNING("rx%d, packet/%d ready?\n", ep->epnum,
618                                 musb_readw(ep->regs, MUSB_RXCOUNT));
620                 musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
621         }
623         /* target addr and (for multipoint) hub addr/port */
624         if (musb->is_multipoint) {
625                 musb_write_rxfunaddr(ep->target_regs, qh->addr_reg);
626                 musb_write_rxhubaddr(ep->target_regs, qh->h_addr_reg);
627                 musb_write_rxhubport(ep->target_regs, qh->h_port_reg);
629         } else
630                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
632         /* protocol/endpoint, interval/NAKlimit, i/o size */
633         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
634         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
635         /* NOTE: bulk combining rewrites high bits of maxpacket */
636         /* Set RXMAXP with the FIFO size of the endpoint
637          * to disable double buffer mode.
638          */
639         if (musb->double_buffer_not_ok)
640                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
641         else
642                 musb_writew(ep->regs, MUSB_RXMAXP,
643                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
645         ep->rx_reinit = 0;
648 static bool musb_tx_dma_program(struct dma_controller *dma,
649                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
650                 struct urb *urb, u32 offset, u32 length)
652         struct dma_channel      *channel = hw_ep->tx_channel;
653         void __iomem            *epio = hw_ep->regs;
654         u16                     pkt_size = qh->maxpacket;
655         u16                     csr;
656         u8                      mode;
658         if (is_inventra_dma(hw_ep->musb)) {
659                 if (length > channel->max_len)
660                         length = channel->max_len;
662                 csr = musb_readw(epio, MUSB_TXCSR);
663                 if (length > pkt_size) {
664                         mode = 1;
665                         csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
666                         /* autoset shouldn't be set in high bandwidth */
667                         if (qh->hb_mult == 1)
668                                 csr |= MUSB_TXCSR_AUTOSET;
669                 } else {
670                         mode = 0;
671                         csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
672                         csr |= MUSB_TXCSR_DMAENAB; /* against progrmr's guide */
673                 }
674                 channel->desired_mode = mode;
675                 musb_writew(epio, MUSB_TXCSR, csr);
676         } else {
677                 if (!is_cppi_enabled(hw_ep->musb) &&
678                         !tusb_dma_omap(hw_ep->musb))
679                         return false;
681                 channel->actual_len = 0;
683                 /*
684                  * TX uses "RNDIS" mode automatically but needs help
685                  * to identify the zero-length-final-packet case.
686                  */
687                 mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
688         }
690         qh->segsize = length;
692         /*
693          * Ensure the data reaches to main memory before starting
694          * DMA transfer
695          */
696         wmb();
698         if (!dma->channel_program(channel, pkt_size, mode,
699                         urb->transfer_dma + offset, length)) {
700                 dma->channel_release(channel);
701                 hw_ep->tx_channel = NULL;
703                 csr = musb_readw(epio, MUSB_TXCSR);
704                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
705                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
706                 return false;
707         }
708         return true;
711 /*
712  * Program an HDRC endpoint as per the given URB
713  * Context: irqs blocked, controller lock held
714  */
715 static void musb_ep_program(struct musb *musb, u8 epnum,
716                         struct urb *urb, int is_out,
717                         u8 *buf, u32 offset, u32 len)
719         struct dma_controller   *dma_controller;
720         struct dma_channel      *dma_channel;
721         u8                      dma_ok;
722         void __iomem            *mbase = musb->mregs;
723         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
724         void __iomem            *epio = hw_ep->regs;
725         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
726         u16                     packet_sz = qh->maxpacket;
728         dev_dbg(musb->controller, "%s hw%d urb %p spd%d dev%d ep%d%s "
729                                 "h_addr%02x h_port%02x bytes %d\n",
730                         is_out ? "-->" : "<--",
731                         epnum, urb, urb->dev->speed,
732                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
733                         qh->h_addr_reg, qh->h_port_reg,
734                         len);
736         musb_ep_select(musb, mbase, epnum);
738         /* candidate for DMA? */
739         dma_controller = musb->dma_controller;
740         if (is_dma_capable() && epnum && dma_controller) {
741                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
742                 if (!dma_channel) {
743                         dma_channel = dma_controller->channel_alloc(
744                                         dma_controller, hw_ep, is_out);
745                         if (is_out)
746                                 hw_ep->tx_channel = dma_channel;
747                         else
748                                 hw_ep->rx_channel = dma_channel;
749                 }
750         } else
751                 dma_channel = NULL;
753         /* make sure we clear DMAEnab, autoSet bits from previous run */
755         /* OUT/transmit/EP0 or IN/receive? */
756         if (is_out) {
757                 u16     csr;
758                 u16     int_txe;
759                 u16     load_count;
761                 csr = musb_readw(epio, MUSB_TXCSR);
763                 /* disable interrupt in case we flush */
764                 int_txe = musb_readw(mbase, MUSB_INTRTXE);
765                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
767                 /* general endpoint setup */
768                 if (epnum) {
769                         /* flush all old state, set default */
770                         musb_h_tx_flush_fifo(hw_ep);
772                         /*
773                          * We must not clear the DMAMODE bit before or in
774                          * the same cycle with the DMAENAB bit, so we clear
775                          * the latter first...
776                          */
777                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
778                                         | MUSB_TXCSR_AUTOSET
779                                         | MUSB_TXCSR_DMAENAB
780                                         | MUSB_TXCSR_FRCDATATOG
781                                         | MUSB_TXCSR_H_RXSTALL
782                                         | MUSB_TXCSR_H_ERROR
783                                         | MUSB_TXCSR_TXPKTRDY
784                                         );
785                         csr |= MUSB_TXCSR_MODE;
787                         if (usb_gettoggle(urb->dev, qh->epnum, 1))
788                                 csr |= MUSB_TXCSR_H_WR_DATATOGGLE
789                                         | MUSB_TXCSR_H_DATATOGGLE;
790                         else
791                                 csr |= MUSB_TXCSR_CLRDATATOG;
793                         musb_writew(epio, MUSB_TXCSR, csr);
794                         /* REVISIT may need to clear FLUSHFIFO ... */
795                         csr &= ~MUSB_TXCSR_DMAMODE;
796                         musb_writew(epio, MUSB_TXCSR, csr);
797                         csr = musb_readw(epio, MUSB_TXCSR);
798                 } else {
799                         /* endpoint 0: just flush */
800                         musb_h_ep0_flush_fifo(hw_ep);
801                 }
803                 /* target addr and (for multipoint) hub addr/port */
804                 if (musb->is_multipoint) {
805                         musb_write_txfunaddr(mbase, epnum, qh->addr_reg);
806                         musb_write_txhubaddr(mbase, epnum, qh->h_addr_reg);
807                         musb_write_txhubport(mbase, epnum, qh->h_port_reg);
808 /* FIXME if !epnum, do the same for RX ... */
809                 } else
810                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
812                 /* protocol/endpoint/interval/NAKlimit */
813                 if (epnum) {
814                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
815                         if (musb->double_buffer_not_ok)
816                                 musb_writew(epio, MUSB_TXMAXP,
817                                                 hw_ep->max_packet_sz_tx);
818                         else if (can_bulk_split(musb, qh->type))
819                                 musb_writew(epio, MUSB_TXMAXP, packet_sz
820                                         | ((hw_ep->max_packet_sz_tx /
821                                                 packet_sz) - 1) << 11);
822                         else
823                                 musb_writew(epio, MUSB_TXMAXP,
824                                                 qh->maxpacket |
825                                                 ((qh->hb_mult - 1) << 11));
826                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
827                 } else {
828                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
829                         if (musb->is_multipoint)
830                                 musb_writeb(epio, MUSB_TYPE0,
831                                                 qh->type_reg);
832                 }
834                 if (can_bulk_split(musb, qh->type))
835                         load_count = min((u32) hw_ep->max_packet_sz_tx,
836                                                 len);
837                 else
838                         load_count = min((u32) packet_sz, len);
840                 if (dma_channel && musb_tx_dma_program(dma_controller,
841                                         hw_ep, qh, urb, offset, len))
842                         load_count = 0;
844                 if (load_count) {
845                         /* PIO to load FIFO */
846                         qh->segsize = load_count;
847                         musb->ops->write_fifo(hw_ep, load_count, buf);
848                 }
850                 /* re-enable interrupt */
851                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
853         /* IN/receive */
854         } else {
855                 u16     csr;
857                 if (hw_ep->rx_reinit) {
858                         musb_rx_reinit(musb, qh, hw_ep);
860                         /* init new state: toggle and NYET, maybe DMA later */
861                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
862                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
863                                         | MUSB_RXCSR_H_DATATOGGLE;
864                         else
865                                 csr = 0;
866                         if (qh->type == USB_ENDPOINT_XFER_INT)
867                                 csr |= MUSB_RXCSR_DISNYET;
869                 } else {
870                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
872                         if (csr & (MUSB_RXCSR_RXPKTRDY
873                                         | MUSB_RXCSR_DMAENAB
874                                         | MUSB_RXCSR_H_REQPKT))
875                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
876                                                 hw_ep->epnum, csr);
878                         /* scrub any stale state, leaving toggle alone */
879                         csr &= MUSB_RXCSR_DISNYET;
880                 }
882                 /* kick things off */
884                 if ((is_cppi_enabled(musb) || tusb_dma_omap(musb))
885                         && dma_channel) {
886                         /* Candidate for DMA */
887                         dma_channel->actual_len = 0L;
888                         qh->segsize = len;
890                         /* AUTOREQ is in a DMA register */
891                         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
892                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
894                         /*
895                          * Unless caller treats short RX transfers as
896                          * errors, we dare not queue multiple transfers.
897                          */
898                         dma_ok = dma_controller->channel_program(dma_channel,
899                                         packet_sz, !(urb->transfer_flags &
900                                                      URB_SHORT_NOT_OK),
901                                         urb->transfer_dma + offset,
902                                         qh->segsize);
903                         if (!dma_ok) {
904                                 dma_controller->channel_release(dma_channel);
905                                 hw_ep->rx_channel = dma_channel = NULL;
906                         } else
907                                 csr |= MUSB_RXCSR_DMAENAB;
908                 }
910                 csr |= MUSB_RXCSR_H_REQPKT;
911                 dev_dbg(musb->controller, "RXCSR%d := %04x\n", epnum, csr);
912                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
913                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
914         }
917 /* Schedule next QH from musb->in_bulk/out_bulk and move the current qh to
918  * the end; avoids starvation for other endpoints.
919  */
920 static void musb_bulk_nak_timeout(struct musb *musb, struct musb_hw_ep *ep,
921         int is_in)
923         struct dma_channel      *dma;
924         struct urb              *urb;
925         void __iomem            *mbase = musb->mregs;
926         void __iomem            *epio = ep->regs;
927         struct musb_qh          *cur_qh, *next_qh;
928         u16                     rx_csr, tx_csr;
930         musb_ep_select(musb, mbase, ep->epnum);
931         if (is_in) {
932                 dma = is_dma_capable() ? ep->rx_channel : NULL;
934                 /* clear nak timeout bit */
935                 rx_csr = musb_readw(epio, MUSB_RXCSR);
936                 rx_csr |= MUSB_RXCSR_H_WZC_BITS;
937                 rx_csr &= ~MUSB_RXCSR_DATAERROR;
938                 musb_writew(epio, MUSB_RXCSR, rx_csr);
940                 cur_qh = first_qh(&musb->in_bulk);
941         } else {
942                 dma = is_dma_capable() ? ep->tx_channel : NULL;
944                 /* clear nak timeout bit */
945                 tx_csr = musb_readw(epio, MUSB_TXCSR);
946                 tx_csr |= MUSB_TXCSR_H_WZC_BITS;
947                 tx_csr &= ~MUSB_TXCSR_H_NAKTIMEOUT;
948                 musb_writew(epio, MUSB_TXCSR, tx_csr);
950                 cur_qh = first_qh(&musb->out_bulk);
951         }
952         if (cur_qh) {
953                 urb = next_urb(cur_qh);
954                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
955                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
956                         musb->dma_controller->channel_abort(dma);
957                         urb->actual_length += dma->actual_len;
958                         dma->actual_len = 0L;
959                 }
960                 musb_save_toggle(cur_qh, is_in, urb);
962                 if (is_in) {
963                         /* move cur_qh to end of queue */
964                         list_move_tail(&cur_qh->ring, &musb->in_bulk);
966                         /* get the next qh from musb->in_bulk */
967                         next_qh = first_qh(&musb->in_bulk);
969                         /* set rx_reinit and schedule the next qh */
970                         ep->rx_reinit = 1;
971                 } else {
972                         /* move cur_qh to end of queue */
973                         list_move_tail(&cur_qh->ring, &musb->out_bulk);
975                         /* get the next qh from musb->out_bulk */
976                         next_qh = first_qh(&musb->out_bulk);
978                         /* set tx_reinit and schedule the next qh */
979                         ep->tx_reinit = 1;
980                 }
981                 musb_start_urb(musb, is_in, next_qh);
982         }
985 /*
986  * Service the default endpoint (ep0) as host.
987  * Return true until it's time to start the status stage.
988  */
989 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
991         bool                     more = false;
992         u8                      *fifo_dest = NULL;
993         u16                     fifo_count = 0;
994         struct musb_hw_ep       *hw_ep = musb->control_ep;
995         struct musb_qh          *qh = hw_ep->in_qh;
996         struct usb_ctrlrequest  *request;
998         switch (musb->ep0_stage) {
999         case MUSB_EP0_IN:
1000                 fifo_dest = urb->transfer_buffer + urb->actual_length;
1001                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
1002                                    urb->actual_length);
1003                 if (fifo_count < len)
1004                         urb->status = -EOVERFLOW;
1006                 musb->ops->read_fifo(hw_ep, fifo_count, fifo_dest);
1008                 urb->actual_length += fifo_count;
1009                 if (len < qh->maxpacket) {
1010                         /* always terminate on short read; it's
1011                          * rarely reported as an error.
1012                          */
1013                 } else if (urb->actual_length <
1014                                 urb->transfer_buffer_length)
1015                         more = true;
1016                 break;
1017         case MUSB_EP0_START:
1018                 request = (struct usb_ctrlrequest *) urb->setup_packet;
1020                 if (!request->wLength) {
1021                         dev_dbg(musb->controller, "start no-DATA\n");
1022                         break;
1023                 } else if (request->bRequestType & USB_DIR_IN) {
1024                         dev_dbg(musb->controller, "start IN-DATA\n");
1025                         musb->ep0_stage = MUSB_EP0_IN;
1026                         more = true;
1027                         break;
1028                 } else {
1029                         dev_dbg(musb->controller, "start OUT-DATA\n");
1030                         musb->ep0_stage = MUSB_EP0_OUT;
1031                         more = true;
1032                 }
1033                 /* FALLTHROUGH */
1034         case MUSB_EP0_OUT:
1035                 fifo_count = min_t(size_t, qh->maxpacket,
1036                                    urb->transfer_buffer_length -
1037                                    urb->actual_length);
1038                 if (fifo_count) {
1039                         fifo_dest = (u8 *) (urb->transfer_buffer
1040                                         + urb->actual_length);
1041                         dev_dbg(musb->controller, "Sending %d byte%s to ep0 fifo %p\n",
1042                                         fifo_count,
1043                                         (fifo_count == 1) ? "" : "s",
1044                                         fifo_dest);
1045                         musb->ops->write_fifo(hw_ep, fifo_count, fifo_dest);
1047                         urb->actual_length += fifo_count;
1048                         more = true;
1049                 }
1050                 break;
1051         default:
1052                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
1053                 break;
1054         }
1056         return more;
1059 /*
1060  * Handle default endpoint interrupt as host. Only called in IRQ time
1061  * from musb_interrupt().
1062  *
1063  * called with controller irqlocked
1064  */
1065 irqreturn_t musb_h_ep0_irq(struct musb *musb)
1067         struct urb              *urb;
1068         u16                     csr, len;
1069         int                     status = 0;
1070         void __iomem            *mbase = musb->mregs;
1071         struct musb_hw_ep       *hw_ep = musb->control_ep;
1072         void __iomem            *epio = hw_ep->regs;
1073         struct musb_qh          *qh = hw_ep->in_qh;
1074         bool                    complete = false;
1075         irqreturn_t             retval = IRQ_NONE;
1077         /* ep0 only has one queue, "in" */
1078         urb = next_urb(qh);
1080         musb_ep_select(musb, mbase, 0);
1081         csr = musb_readw(epio, MUSB_CSR0);
1082         len = (csr & MUSB_CSR0_RXPKTRDY)
1083                         ? musb_readb(epio, MUSB_COUNT0)
1084                         : 0;
1086         dev_dbg(musb->controller, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
1087                 csr, qh, len, urb, musb->ep0_stage);
1089         /* if we just did status stage, we are done */
1090         if (MUSB_EP0_STATUS == musb->ep0_stage) {
1091                 retval = IRQ_HANDLED;
1092                 complete = true;
1093         }
1095         /* prepare status */
1096         if (csr & MUSB_CSR0_H_RXSTALL) {
1097                 dev_dbg(musb->controller, "STALLING ENDPOINT\n");
1098                 status = -EPIPE;
1100         } else if (csr & MUSB_CSR0_H_ERROR) {
1101                 dev_dbg(musb->controller, "no response, csr0 %04x\n", csr);
1102                 status = -EPROTO;
1104         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
1105                 dev_dbg(musb->controller, "control NAK timeout\n");
1107                 /* NOTE:  this code path would be a good place to PAUSE a
1108                  * control transfer, if another one is queued, so that
1109                  * ep0 is more likely to stay busy.  That's already done
1110                  * for bulk RX transfers.
1111                  *
1112                  * if (qh->ring.next != &musb->control), then
1113                  * we have a candidate... NAKing is *NOT* an error
1114                  */
1115                 musb_writew(epio, MUSB_CSR0, 0);
1116                 retval = IRQ_HANDLED;
1117         }
1119         if (status) {
1120                 dev_dbg(musb->controller, "aborting\n");
1121                 retval = IRQ_HANDLED;
1122                 if (urb)
1123                         urb->status = status;
1124                 complete = true;
1126                 /* use the proper sequence to abort the transfer */
1127                 if (csr & MUSB_CSR0_H_REQPKT) {
1128                         csr &= ~MUSB_CSR0_H_REQPKT;
1129                         musb_writew(epio, MUSB_CSR0, csr);
1130                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1131                         musb_writew(epio, MUSB_CSR0, csr);
1132                 } else {
1133                         musb_h_ep0_flush_fifo(hw_ep);
1134                 }
1136                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1138                 /* clear it */
1139                 musb_writew(epio, MUSB_CSR0, 0);
1140         }
1142         if (unlikely(!urb)) {
1143                 /* stop endpoint since we have no place for its data, this
1144                  * SHOULD NEVER HAPPEN! */
1145                 ERR("no URB for end 0\n");
1147                 musb_h_ep0_flush_fifo(hw_ep);
1148                 goto done;
1149         }
1151         if (!complete) {
1152                 /* call common logic and prepare response */
1153                 if (musb_h_ep0_continue(musb, len, urb)) {
1154                         /* more packets required */
1155                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1156                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1157                 } else {
1158                         /* data transfer complete; perform status phase */
1159                         if (usb_pipeout(urb->pipe)
1160                                         || !urb->transfer_buffer_length)
1161                                 csr = MUSB_CSR0_H_STATUSPKT
1162                                         | MUSB_CSR0_H_REQPKT;
1163                         else
1164                                 csr = MUSB_CSR0_H_STATUSPKT
1165                                         | MUSB_CSR0_TXPKTRDY;
1166                         /* disable ping token in status phase */
1167                                 csr |= MUSB_CSR0_H_DIS_PING;
1169                         /* flag status stage */
1170                         musb->ep0_stage = MUSB_EP0_STATUS;
1172                         dev_dbg(musb->controller, "ep0 STATUS, csr %04x\n", csr);
1174                 }
1175                 musb_writew(epio, MUSB_CSR0, csr);
1176                 retval = IRQ_HANDLED;
1177         } else
1178                 musb->ep0_stage = MUSB_EP0_IDLE;
1180         /* call completion handler if done */
1181         if (complete)
1182                 musb_advance_schedule(musb, urb, hw_ep, 1);
1183 done:
1184         return retval;
1188 /* Host side TX (OUT) using Mentor DMA works as follows:
1189         submit_urb ->
1190                 - if queue was empty, Program Endpoint
1191                 - ... which starts DMA to fifo in mode 1 or 0
1193         DMA Isr (transfer complete) -> TxAvail()
1194                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1195                                         only in musb_cleanup_urb)
1196                 - TxPktRdy has to be set in mode 0 or for
1197                         short packets in mode 1.
1198 */
1200 /* Service a Tx-Available or dma completion irq for the endpoint */
1201 void musb_host_tx(struct musb *musb, u8 epnum)
1203         int                     pipe;
1204         bool                    done = false;
1205         u16                     tx_csr;
1206         size_t                  length = 0;
1207         size_t                  offset = 0;
1208         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1209         void __iomem            *epio = hw_ep->regs;
1210         struct musb_qh          *qh = hw_ep->out_qh;
1211         struct urb              *urb = next_urb(qh);
1212         u32                     status = 0;
1213         void __iomem            *mbase = musb->mregs;
1214         struct dma_channel      *dma;
1215         bool                    transfer_pending = false;
1217         musb_ep_select(musb, mbase, epnum);
1218         tx_csr = musb_readw(epio, MUSB_TXCSR);
1220         /* with CPPI, DMA sometimes triggers "extra" irqs */
1221         if (!urb) {
1222                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1223                 return;
1224         }
1226         pipe = urb->pipe;
1227         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1228         dev_dbg(musb->controller, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1229                         dma ? ", dma" : "");
1231         /* check for errors */
1232         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1233                 /* dma was disabled, fifo flushed */
1234                 dev_dbg(musb->controller, "TX end %d stall\n", epnum);
1236                 /* stall; record URB status */
1237                 status = -EPIPE;
1239         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1240                 /* (NON-ISO) dma was disabled, fifo flushed */
1241                 dev_dbg(musb->controller, "TX 3strikes on ep=%d\n", epnum);
1243                 status = -ETIMEDOUT;
1245         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1246                 if (USB_ENDPOINT_XFER_BULK == qh->type && qh->mux == 1
1247                                 && !list_is_singular(&musb->out_bulk)) {
1249                         dev_dbg(musb->controller, "TX end %d NAK timeout\n", epnum);
1250                         musb_bulk_nak_timeout(musb, hw_ep, 0);
1251                 } else {
1252                         dev_dbg(musb->controller, "TX end=%d device not responding\n", epnum);
1254                         /* NOTE: this code path would be a good place to PAUSE a
1255                          * transfer, if there's some other (nonperiodic) tx urb
1256                          * that could use this fifo.  (dma complicates it...)
1257                          * That's already done for bulk RX transfers.
1258                          *
1259                          * if (bulk && qh->ring.next != &musb->out_bulk), then
1260                          * we have a candidate... NAKing is *NOT* an error
1261                          */
1262                         musb_ep_select(musb, mbase, epnum);
1263                         musb_writew(epio, MUSB_TXCSR,
1264                                         MUSB_TXCSR_H_WZC_BITS
1265                                         | MUSB_TXCSR_TXPKTRDY);
1266                 }
1267                 return;
1268         }
1270         if (status) {
1271                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1272                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1273                         (void) musb->dma_controller->channel_abort(dma);
1274                 }
1276                 /* do the proper sequence to abort the transfer in the
1277                  * usb core; the dma engine should already be stopped.
1278                  */
1279                 musb_h_tx_flush_fifo(hw_ep);
1280                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1281                                 | MUSB_TXCSR_DMAENAB
1282                                 | MUSB_TXCSR_H_ERROR
1283                                 | MUSB_TXCSR_H_RXSTALL
1284                                 | MUSB_TXCSR_H_NAKTIMEOUT
1285                                 );
1287                 musb_ep_select(musb, mbase, epnum);
1288                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1289                 /* REVISIT may need to clear FLUSHFIFO ... */
1290                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1291                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1293                 done = true;
1294         }
1296         /* second cppi case */
1297         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1298                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1299                 return;
1300         }
1302         if (is_dma_capable() && dma && !status) {
1303                 /*
1304                  * DMA has completed.  But if we're using DMA mode 1 (multi
1305                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1306                  * we can consider this transfer completed, lest we trash
1307                  * its last packet when writing the next URB's data.  So we
1308                  * switch back to mode 0 to get that interrupt; we'll come
1309                  * back here once it happens.
1310                  */
1311                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1312                         /*
1313                          * We shouldn't clear DMAMODE with DMAENAB set; so
1314                          * clear them in a safe order.  That should be OK
1315                          * once TXPKTRDY has been set (and I've never seen
1316                          * it being 0 at this moment -- DMA interrupt latency
1317                          * is significant) but if it hasn't been then we have
1318                          * no choice but to stop being polite and ignore the
1319                          * programmer's guide... :-)
1320                          *
1321                          * Note that we must write TXCSR with TXPKTRDY cleared
1322                          * in order not to re-trigger the packet send (this bit
1323                          * can't be cleared by CPU), and there's another caveat:
1324                          * TXPKTRDY may be set shortly and then cleared in the
1325                          * double-buffered FIFO mode, so we do an extra TXCSR
1326                          * read for debouncing...
1327                          */
1328                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1329                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1330                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1331                                             MUSB_TXCSR_TXPKTRDY);
1332                                 musb_writew(epio, MUSB_TXCSR,
1333                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1334                         }
1335                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1336                                     MUSB_TXCSR_TXPKTRDY);
1337                         musb_writew(epio, MUSB_TXCSR,
1338                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1340                         /*
1341                          * There is no guarantee that we'll get an interrupt
1342                          * after clearing DMAMODE as we might have done this
1343                          * too late (after TXPKTRDY was cleared by controller).
1344                          * Re-read TXCSR as we have spoiled its previous value.
1345                          */
1346                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1347                 }
1349                 /*
1350                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1351                  * In any case, we must check the FIFO status here and bail out
1352                  * only if the FIFO still has data -- that should prevent the
1353                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1354                  * FIFO mode too...
1355                  */
1356                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1357                         dev_dbg(musb->controller, "DMA complete but packet still in FIFO, "
1358                             "CSR %04x\n", tx_csr);
1359                         return;
1360                 }
1361         }
1363         if (!status || dma || usb_pipeisoc(pipe)) {
1364                 if (dma)
1365                         length = dma->actual_len;
1366                 else
1367                         length = qh->segsize;
1368                 qh->offset += length;
1370                 if (usb_pipeisoc(pipe)) {
1371                         struct usb_iso_packet_descriptor        *d;
1373                         d = urb->iso_frame_desc + qh->iso_idx;
1374                         d->actual_length = length;
1375                         d->status = status;
1376                         if (++qh->iso_idx >= urb->number_of_packets) {
1377                                 done = true;
1378                         } else {
1379                                 d++;
1380                                 offset = d->offset;
1381                                 length = d->length;
1382                         }
1383                 } else if (dma && urb->transfer_buffer_length == qh->offset) {
1384                         done = true;
1385                 } else {
1386                         /* see if we need to send more data, or ZLP */
1387                         if (qh->segsize < qh->maxpacket)
1388                                 done = true;
1389                         else if (qh->offset == urb->transfer_buffer_length
1390                                         && !(urb->transfer_flags
1391                                                 & URB_ZERO_PACKET))
1392                                 done = true;
1393                         if (!done) {
1394                                 offset = qh->offset;
1395                                 length = urb->transfer_buffer_length - offset;
1396                                 transfer_pending = true;
1397                         }
1398                 }
1399         }
1401         /* urb->status != -EINPROGRESS means request has been faulted,
1402          * so we must abort this transfer after cleanup
1403          */
1404         if (urb->status != -EINPROGRESS) {
1405                 done = true;
1406                 if (status == 0)
1407                         status = urb->status;
1408         }
1410         if (done) {
1411                 /* set status */
1412                 urb->status = status;
1413                 urb->actual_length = qh->offset;
1414                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1415                 return;
1416         } else if ((usb_pipeisoc(pipe) || transfer_pending) && dma) {
1417                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1418                                 offset, length)) {
1419                         if (is_cppi_enabled(musb) || tusb_dma_omap(musb))
1420                                 musb_h_tx_dma_start(hw_ep);
1421                         return;
1422                 }
1423         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1424                 dev_dbg(musb->controller, "not complete, but DMA enabled?\n");
1425                 return;
1426         }
1428         /*
1429          * PIO: start next packet in this URB.
1430          *
1431          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1432          * (and presumably, FIFO is not half-full) we should write *two*
1433          * packets before updating TXCSR; other docs disagree...
1434          */
1435         if (length > qh->maxpacket)
1436                 length = qh->maxpacket;
1437         /* Unmap the buffer so that CPU can use it */
1438         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1439         musb->ops->write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1440         qh->segsize = length;
1442         musb_ep_select(musb, mbase, epnum);
1443         musb_writew(epio, MUSB_TXCSR,
1444                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1448 /* Host side RX (IN) using Mentor DMA works as follows:
1449         submit_urb ->
1450                 - if queue was empty, ProgramEndpoint
1451                 - first IN token is sent out (by setting ReqPkt)
1452         LinuxIsr -> RxReady()
1453         /\      => first packet is received
1454         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1455         |               -> DMA Isr (transfer complete) -> RxReady()
1456         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1457         |                   - if urb not complete, send next IN token (ReqPkt)
1458         |                          |            else complete urb.
1459         |                          |
1460         ---------------------------
1461  *
1462  * Nuances of mode 1:
1463  *      For short packets, no ack (+RxPktRdy) is sent automatically
1464  *      (even if AutoClear is ON)
1465  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1466  *      automatically => major problem, as collecting the next packet becomes
1467  *      difficult. Hence mode 1 is not used.
1468  *
1469  * REVISIT
1470  *      All we care about at this driver level is that
1471  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1472  *       (b) termination conditions are: short RX, or buffer full;
1473  *       (c) fault modes include
1474  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1475  *             (and that endpoint's dma queue stops immediately)
1476  *           - overflow (full, PLUS more bytes in the terminal packet)
1477  *
1478  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1479  *      thus be a great candidate for using mode 1 ... for all but the
1480  *      last packet of one URB's transfer.
1481  */
1483 /*
1484  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1485  * and high-bandwidth IN transfer cases.
1486  */
1487 void musb_host_rx(struct musb *musb, u8 epnum)
1489         struct urb              *urb;
1490         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1491         void __iomem            *epio = hw_ep->regs;
1492         struct musb_qh          *qh = hw_ep->in_qh;
1493         size_t                  xfer_len;
1494         void __iomem            *mbase = musb->mregs;
1495         int                     pipe;
1496         u16                     rx_csr, val;
1497         bool                    iso_err = false;
1498         bool                    done = false;
1499         u32                     status;
1500         struct dma_channel      *dma;
1502         musb_ep_select(musb, mbase, epnum);
1504         urb = next_urb(qh);
1505         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1506         status = 0;
1507         xfer_len = 0;
1509         rx_csr = musb_readw(epio, MUSB_RXCSR);
1510         val = rx_csr;
1512         if (unlikely(!urb)) {
1513                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1514                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1515                  * with fifo full.  (Only with DMA??)
1516                  */
1517                 dev_dbg(musb->controller, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1518                         musb_readw(epio, MUSB_RXCOUNT));
1519                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1520                 return;
1521         }
1523         pipe = urb->pipe;
1525         dev_dbg(musb->controller, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1526                 epnum, rx_csr, urb->actual_length,
1527                 dma ? dma->actual_len : 0);
1529         /* check for errors, concurrent stall & unlink is not really
1530          * handled yet! */
1531         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1532                 dev_dbg(musb->controller, "RX end %d STALL\n", epnum);
1534                 /* stall; record URB status */
1535                 status = -EPIPE;
1537         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1538                 dev_dbg(musb->controller, "end %d RX proto error\n", epnum);
1540                 status = -EPROTO;
1541                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1543         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1545                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1546                         dev_dbg(musb->controller, "RX end %d NAK timeout\n", epnum);
1548                         /* NOTE: NAKing is *NOT* an error, so we want to
1549                          * continue.  Except ... if there's a request for
1550                          * another QH, use that instead of starving it.
1551                          *
1552                          * Devices like Ethernet and serial adapters keep
1553                          * reads posted at all times, which will starve
1554                          * other devices without this logic.
1555                          */
1556                         if (usb_pipebulk(urb->pipe)
1557                                         && qh->mux == 1
1558                                         && !list_is_singular(&musb->in_bulk)) {
1559                                 musb_bulk_nak_timeout(musb, hw_ep, 1);
1560                                 return;
1561                         }
1562                         musb_ep_select(musb, mbase, epnum);
1563                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1564                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1565                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1567                         goto finish;
1568                 } else {
1569                         dev_dbg(musb->controller, "RX end %d ISO data error\n", epnum);
1570                         /* packet error reported later */
1571                         iso_err = true;
1572                 }
1573         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1574                 dev_dbg(musb->controller, "end %d high bandwidth incomplete ISO packet RX\n",
1575                                 epnum);
1576                 status = -EPROTO;
1577         }
1579         /* faults abort the transfer */
1580         if (status) {
1581                 /* clean up dma and collect transfer count */
1582                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1583                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1584                         (void) musb->dma_controller->channel_abort(dma);
1585                         xfer_len = dma->actual_len;
1586                 }
1587                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1588                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1589                 done = true;
1590                 goto finish;
1591         }
1593         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1594                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1595                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1596                 goto finish;
1597         }
1599         /* thorough shutdown for now ... given more precise fault handling
1600          * and better queueing support, we might keep a DMA pipeline going
1601          * while processing this irq for earlier completions.
1602          */
1604         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1606         if (!is_inventra_dma(musb) && (rx_csr & MUSB_RXCSR_H_REQPKT))  {
1607                 /* REVISIT this happened for a while on some short reads...
1608                  * the cleanup still needs investigation... looks bad...
1609                  * and also duplicates dma cleanup code above ... plus,
1610                  * shouldn't this be the "half full" double buffer case?
1611                  */
1612                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1613                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1614                         (void) musb->dma_controller->channel_abort(dma);
1615                         xfer_len = dma->actual_len;
1616                         done = true;
1617                 }
1619                 dev_dbg(musb->controller, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1620                                 xfer_len, dma ? ", dma" : "");
1621                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1623                 musb_ep_select(musb, mbase, epnum);
1624                 musb_writew(epio, MUSB_RXCSR,
1625                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1626         }
1627         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1628                 xfer_len = dma->actual_len;
1630                 val &= ~(MUSB_RXCSR_DMAENAB
1631                         | MUSB_RXCSR_H_AUTOREQ
1632                         | MUSB_RXCSR_AUTOCLEAR
1633                         | MUSB_RXCSR_RXPKTRDY);
1634                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1636                 if (is_inventra_dma(musb)) {
1637                         if (usb_pipeisoc(pipe)) {
1638                                 struct usb_iso_packet_descriptor *d;
1640                                 d = urb->iso_frame_desc + qh->iso_idx;
1641                                 d->actual_length = xfer_len;
1643                                 /* even if there was an error, we did the dma
1644                                  * for iso_frame_desc->length
1645                                  */
1646                                 if (d->status != -EILSEQ
1647                                         && d->status != -EOVERFLOW)
1648                                         d->status = 0;
1650                                 if (++qh->iso_idx >= urb->number_of_packets)
1651                                         done = true;
1652                                 else
1653                                         done = false;
1655                         } else  {
1656                         /* done if urb buffer is full or short packet is recd */
1657                         done = (urb->actual_length + xfer_len >=
1658                                         urb->transfer_buffer_length
1659                                 || dma->actual_len < qh->maxpacket);
1660                         }
1662                         /* send IN token for next packet, without AUTOREQ */
1663                         if (!done) {
1664                                 val |= MUSB_RXCSR_H_REQPKT;
1665                                 musb_writew(epio, MUSB_RXCSR,
1666                                         MUSB_RXCSR_H_WZC_BITS | val);
1667                         }
1669                         dev_dbg(musb->controller,
1670                         "ep %d dma %s, rxcsr %04x, rxcount %d\n", epnum,
1671                                 done ? "off" : "reset",
1672                                 musb_readw(epio, MUSB_RXCSR),
1673                                 musb_readw(epio, MUSB_RXCOUNT));
1674                 } else {
1675                         done = true;
1676                 }
1677         } else if (urb->status == -EINPROGRESS) {
1678                 /* if no errors, be sure a packet is ready for unloading */
1679                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1680                         status = -EPROTO;
1681                         ERR("Rx interrupt with no errors or packet!\n");
1683                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1685 /* SCRUB (RX) */
1686                         /* do the proper sequence to abort the transfer */
1687                         musb_ep_select(musb, mbase, epnum);
1688                         val &= ~MUSB_RXCSR_H_REQPKT;
1689                         musb_writew(epio, MUSB_RXCSR, val);
1690                         goto finish;
1691                 }
1693                 /* we are expecting IN packets */
1694                 if (is_inventra_dma(musb) && dma) {
1695                         struct dma_controller   *c;
1696                         u16                     rx_count;
1697                         int                     ret, length;
1698                         dma_addr_t              buf;
1700                         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1702                         dev_dbg(musb->controller, "RX%d count %d, buffer 0x%x len %d/%d\n",
1703                                         epnum, rx_count,
1704                                         urb->transfer_dma
1705                                                 + urb->actual_length,
1706                                         qh->offset,
1707                                         urb->transfer_buffer_length);
1709                         c = musb->dma_controller;
1711                         if (usb_pipeisoc(pipe)) {
1712                                 int d_status = 0;
1713                                 struct usb_iso_packet_descriptor *d;
1715                                 d = urb->iso_frame_desc + qh->iso_idx;
1717                                 if (iso_err) {
1718                                         d_status = -EILSEQ;
1719                                         urb->error_count++;
1720                                 }
1721                                 if (rx_count > d->length) {
1722                                         if (d_status == 0) {
1723                                                 d_status = -EOVERFLOW;
1724                                                 urb->error_count++;
1725                                         }
1726                                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n",\
1727                                             rx_count, d->length);
1729                                         length = d->length;
1730                                 } else
1731                                         length = rx_count;
1732                                 d->status = d_status;
1733                                 buf = urb->transfer_dma + d->offset;
1734                         } else {
1735                                 length = rx_count;
1736                                 buf = urb->transfer_dma +
1737                                                 urb->actual_length;
1738                         }
1740                         dma->desired_mode = 0;
1741 #ifdef USE_MODE1
1742                         /* because of the issue below, mode 1 will
1743                          * only rarely behave with correct semantics.
1744                          */
1745                         if ((urb->transfer_flags &
1746                                                 URB_SHORT_NOT_OK)
1747                                 && (urb->transfer_buffer_length -
1748                                                 urb->actual_length)
1749                                         > qh->maxpacket)
1750                                 dma->desired_mode = 1;
1751                         if (rx_count < hw_ep->max_packet_sz_rx) {
1752                                 length = rx_count;
1753                                 dma->desired_mode = 0;
1754                         } else {
1755                                 length = urb->transfer_buffer_length;
1756                         }
1757 #endif
1759 /* Disadvantage of using mode 1:
1760  *      It's basically usable only for mass storage class; essentially all
1761  *      other protocols also terminate transfers on short packets.
1762  *
1763  * Details:
1764  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1765  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1766  *      to use the extra IN token to grab the last packet using mode 0, then
1767  *      the problem is that you cannot be sure when the device will send the
1768  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1769  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1770  *      transfer, while sometimes it is recd just a little late so that if you
1771  *      try to configure for mode 0 soon after the mode 1 transfer is
1772  *      completed, you will find rxcount 0. Okay, so you might think why not
1773  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1774  */
1776                         val = musb_readw(epio, MUSB_RXCSR);
1777                         val &= ~MUSB_RXCSR_H_REQPKT;
1779                         if (dma->desired_mode == 0)
1780                                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1781                         else
1782                                 val |= MUSB_RXCSR_H_AUTOREQ;
1783                         val |= MUSB_RXCSR_DMAENAB;
1785                         /* autoclear shouldn't be set in high bandwidth */
1786                         if (qh->hb_mult == 1)
1787                                 val |= MUSB_RXCSR_AUTOCLEAR;
1789                         musb_writew(epio, MUSB_RXCSR,
1790                                 MUSB_RXCSR_H_WZC_BITS | val);
1792                         /* REVISIT if when actual_length != 0,
1793                          * transfer_buffer_length needs to be
1794                          * adjusted first...
1795                          */
1796                         ret = c->channel_program(
1797                                 dma, qh->maxpacket,
1798                                 dma->desired_mode, buf, length);
1800                         if (!ret) {
1801                                 c->channel_release(dma);
1802                                 hw_ep->rx_channel = NULL;
1803                                 dma = NULL;
1804                                 /* REVISIT reset CSR */
1805                         }
1806                 }
1808                 if (!dma) {
1809                         /* Unmap the buffer so that CPU can use it */
1810                         usb_hcd_unmap_urb_for_dma(musb_to_hcd(musb), urb);
1811                         done = musb_host_packet_rx(musb, urb,
1812                                         epnum, iso_err);
1813                         dev_dbg(musb->controller, "read %spacket\n", done ? "last " : "");
1814                 }
1815         }
1817 finish:
1818         urb->actual_length += xfer_len;
1819         qh->offset += xfer_len;
1820         if (done) {
1821                 if (urb->status == -EINPROGRESS)
1822                         urb->status = status;
1823                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
1824         }
1827 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
1828  * the software schedule associates multiple such nodes with a given
1829  * host side hardware endpoint + direction; scheduling may activate
1830  * that hardware endpoint.
1831  */
1832 static int musb_schedule(
1833         struct musb             *musb,
1834         struct musb_qh          *qh,
1835         int                     is_in)
1837         int                     idle;
1838         int                     best_diff;
1839         int                     best_end, epnum;
1840         struct musb_hw_ep       *hw_ep = NULL;
1841         struct list_head        *head = NULL;
1842         u8                      toggle;
1843         u8                      txtype;
1844         struct urb              *urb = next_urb(qh);
1846         /* use fixed hardware for control and bulk */
1847         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
1848                 head = &musb->control;
1849                 hw_ep = musb->control_ep;
1850                 goto success;
1851         }
1853         /* else, periodic transfers get muxed to other endpoints */
1855         /*
1856          * We know this qh hasn't been scheduled, so all we need to do
1857          * is choose which hardware endpoint to put it on ...
1858          *
1859          * REVISIT what we really want here is a regular schedule tree
1860          * like e.g. OHCI uses.
1861          */
1862         best_diff = 4096;
1863         best_end = -1;
1865         for (epnum = 1, hw_ep = musb->endpoints + 1;
1866                         epnum < musb->nr_endpoints;
1867                         epnum++, hw_ep++) {
1868                 int     diff;
1870                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
1871                         continue;
1873                 if (hw_ep == musb->bulk_ep)
1874                         continue;
1876                 if (is_in)
1877                         diff = hw_ep->max_packet_sz_rx;
1878                 else
1879                         diff = hw_ep->max_packet_sz_tx;
1880                 diff -= (qh->maxpacket * qh->hb_mult);
1882                 if (diff >= 0 && best_diff > diff) {
1884                         /*
1885                          * Mentor controller has a bug in that if we schedule
1886                          * a BULK Tx transfer on an endpoint that had earlier
1887                          * handled ISOC then the BULK transfer has to start on
1888                          * a zero toggle.  If the BULK transfer starts on a 1
1889                          * toggle then this transfer will fail as the mentor
1890                          * controller starts the Bulk transfer on a 0 toggle
1891                          * irrespective of the programming of the toggle bits
1892                          * in the TXCSR register.  Check for this condition
1893                          * while allocating the EP for a Tx Bulk transfer.  If
1894                          * so skip this EP.
1895                          */
1896                         hw_ep = musb->endpoints + epnum;
1897                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
1898                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
1899                                         >> 4) & 0x3;
1900                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
1901                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
1902                                 continue;
1904                         best_diff = diff;
1905                         best_end = epnum;
1906                 }
1907         }
1908         /* use bulk reserved ep1 if no other ep is free */
1909         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
1910                 hw_ep = musb->bulk_ep;
1911                 if (is_in)
1912                         head = &musb->in_bulk;
1913                 else
1914                         head = &musb->out_bulk;
1916                 /* Enable bulk RX/TX NAK timeout scheme when bulk requests are
1917                  * multiplexed.  This scheme doen't work in high speed to full
1918                  * speed scenario as NAK interrupts are not coming from a
1919                  * full speed device connected to a high speed device.
1920                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
1921                  * 4 (8 frame or 8ms) for FS device.
1922                  */
1923                 if (qh->dev)
1924                         qh->intv_reg =
1925                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
1926                 goto success;
1927         } else if (best_end < 0) {
1928                 return -ENOSPC;
1929         }
1931         idle = 1;
1932         qh->mux = 0;
1933         hw_ep = musb->endpoints + best_end;
1934         dev_dbg(musb->controller, "qh %p periodic slot %d\n", qh, best_end);
1935 success:
1936         if (head) {
1937                 idle = list_empty(head);
1938                 list_add_tail(&qh->ring, head);
1939                 qh->mux = 1;
1940         }
1941         qh->hw_ep = hw_ep;
1942         qh->hep->hcpriv = qh;
1943         if (idle)
1944                 musb_start_urb(musb, is_in, qh);
1945         return 0;
1948 static int musb_urb_enqueue(
1949         struct usb_hcd                  *hcd,
1950         struct urb                      *urb,
1951         gfp_t                           mem_flags)
1953         unsigned long                   flags;
1954         struct musb                     *musb = hcd_to_musb(hcd);
1955         struct usb_host_endpoint        *hep = urb->ep;
1956         struct musb_qh                  *qh;
1957         struct usb_endpoint_descriptor  *epd = &hep->desc;
1958         int                             ret;
1959         unsigned                        type_reg;
1960         unsigned                        interval;
1962         /* host role must be active */
1963         if (!is_host_active(musb) || !musb->is_active)
1964                 return -ENODEV;
1966         spin_lock_irqsave(&musb->lock, flags);
1967         ret = usb_hcd_link_urb_to_ep(hcd, urb);
1968         qh = ret ? NULL : hep->hcpriv;
1969         if (qh)
1970                 urb->hcpriv = qh;
1972         INIT_LIST_HEAD(&urb->giveback_list);
1973         spin_unlock_irqrestore(&musb->lock, flags);
1975         /* DMA mapping was already done, if needed, and this urb is on
1976          * hep->urb_list now ... so we're done, unless hep wasn't yet
1977          * scheduled onto a live qh.
1978          *
1979          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
1980          * disabled, testing for empty qh->ring and avoiding qh setup costs
1981          * except for the first urb queued after a config change.
1982          */
1983         if (qh || ret)
1984                 return ret;
1986         /* Allocate and initialize qh, minimizing the work done each time
1987          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
1988          *
1989          * REVISIT consider a dedicated qh kmem_cache, so it's harder
1990          * for bugs in other kernel code to break this driver...
1991          */
1992         qh = kzalloc(sizeof *qh, mem_flags);
1993         if (!qh) {
1994                 spin_lock_irqsave(&musb->lock, flags);
1995                 usb_hcd_unlink_urb_from_ep(hcd, urb);
1996                 spin_unlock_irqrestore(&musb->lock, flags);
1997                 return -ENOMEM;
1998         }
2000         qh->hep = hep;
2001         qh->dev = urb->dev;
2002         INIT_LIST_HEAD(&qh->ring);
2003         qh->is_ready = 1;
2005         qh->maxpacket = usb_endpoint_maxp(epd);
2006         qh->type = usb_endpoint_type(epd);
2008         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
2009          * Some musb cores don't support high bandwidth ISO transfers; and
2010          * we don't (yet!) support high bandwidth interrupt transfers.
2011          */
2012         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
2013         if (qh->hb_mult > 1) {
2014                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
2016                 if (ok)
2017                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
2018                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
2019                 if (!ok) {
2020                         ret = -EMSGSIZE;
2021                         goto done;
2022                 }
2023                 qh->maxpacket &= 0x7ff;
2024         }
2026         qh->epnum = usb_endpoint_num(epd);
2028         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
2029         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
2031         /* precompute rxtype/txtype/type0 register */
2032         type_reg = (qh->type << 4) | qh->epnum;
2033         switch (urb->dev->speed) {
2034         case USB_SPEED_LOW:
2035                 type_reg |= 0xc0;
2036                 break;
2037         case USB_SPEED_FULL:
2038                 type_reg |= 0x80;
2039                 break;
2040         default:
2041                 type_reg |= 0x40;
2042         }
2043         qh->type_reg = type_reg;
2045         /* Precompute RXINTERVAL/TXINTERVAL register */
2046         switch (qh->type) {
2047         case USB_ENDPOINT_XFER_INT:
2048                 /*
2049                  * Full/low speeds use the  linear encoding,
2050                  * high speed uses the logarithmic encoding.
2051                  */
2052                 if (urb->dev->speed <= USB_SPEED_FULL) {
2053                         interval = max_t(u8, epd->bInterval, 1);
2054                         break;
2055                 }
2056                 /* FALLTHROUGH */
2057         case USB_ENDPOINT_XFER_ISOC:
2058                 /* ISO always uses logarithmic encoding */
2059                 interval = min_t(u8, epd->bInterval, 16);
2060                 break;
2061         default:
2062                 /* REVISIT we actually want to use NAK limits, hinting to the
2063                  * transfer scheduling logic to try some other qh, e.g. try
2064                  * for 2 msec first:
2065                  *
2066                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2067                  *
2068                  * The downside of disabling this is that transfer scheduling
2069                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2070                  * peripheral could make that hurt.  That's perfectly normal
2071                  * for reads from network or serial adapters ... so we have
2072                  * partial NAKlimit support for bulk RX.
2073                  *
2074                  * The upside of disabling it is simpler transfer scheduling.
2075                  */
2076                 interval = 0;
2077         }
2078         qh->intv_reg = interval;
2080         /* precompute addressing for external hub/tt ports */
2081         if (musb->is_multipoint) {
2082                 struct usb_device       *parent = urb->dev->parent;
2084                 if (parent != hcd->self.root_hub) {
2085                         qh->h_addr_reg = (u8) parent->devnum;
2087                         /* set up tt info if needed */
2088                         if (urb->dev->tt) {
2089                                 qh->h_port_reg = (u8) urb->dev->ttport;
2090                                 if (urb->dev->tt->hub)
2091                                         qh->h_addr_reg =
2092                                                 (u8) urb->dev->tt->hub->devnum;
2093                                 if (urb->dev->tt->multi)
2094                                         qh->h_addr_reg |= 0x80;
2095                         }
2096                 }
2097         }
2099         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2100          * until we get real dma queues (with an entry for each urb/buffer),
2101          * we only have work to do in the former case.
2102          */
2103         spin_lock_irqsave(&musb->lock, flags);
2104         if (hep->hcpriv) {
2105                 /* some concurrent activity submitted another urb to hep...
2106                  * odd, rare, error prone, but legal.
2107                  */
2108                 kfree(qh);
2109                 qh = NULL;
2110                 ret = 0;
2111         } else
2112                 ret = musb_schedule(musb, qh,
2113                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2115         if (ret == 0) {
2116                 urb->hcpriv = qh;
2117                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2118                  * musb_start_urb(), but otherwise only konicawc cares ...
2119                  */
2120         }
2121         spin_unlock_irqrestore(&musb->lock, flags);
2123 done:
2124         if (ret != 0) {
2125                 spin_lock_irqsave(&musb->lock, flags);
2126                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2127                 spin_unlock_irqrestore(&musb->lock, flags);
2128                 kfree(qh);
2129         }
2130         return ret;
2134 /*
2135  * abort a transfer that's at the head of a hardware queue.
2136  * called with controller locked, irqs blocked
2137  * that hardware queue advances to the next transfer, unless prevented
2138  */
2139 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2141         struct musb_hw_ep       *ep = qh->hw_ep;
2142         struct musb             *musb = ep->musb;
2143         void __iomem            *epio = ep->regs;
2144         unsigned                hw_end = ep->epnum;
2145         void __iomem            *regs = ep->musb->mregs;
2146         int                     is_in = usb_pipein(urb->pipe);
2147         int                     status = 0;
2148         u16                     csr;
2150         musb_ep_select(ep->musb, regs, hw_end);
2152         if (is_dma_capable()) {
2153                 struct dma_channel      *dma;
2155                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2156                 if (dma) {
2157                         status = ep->musb->dma_controller->channel_abort(dma);
2158                         dev_dbg(musb->controller,
2159                                 "abort %cX%d DMA for urb %p --> %d\n",
2160                                 is_in ? 'R' : 'T', ep->epnum,
2161                                 urb, status);
2162                         urb->actual_length += dma->actual_len;
2163                 }
2164         }
2166         /* turn off DMA requests, discard state, stop polling ... */
2167         if (is_in) {
2168                 /* giveback saves bulk toggle */
2169                 csr = musb_h_flush_rxfifo(ep, 0);
2171                 /* REVISIT we still get an irq; should likely clear the
2172                  * endpoint's irq status here to avoid bogus irqs.
2173                  * clearing that status is platform-specific...
2174                  */
2175         } else if (ep->epnum) {
2176                 musb_h_tx_flush_fifo(ep);
2177                 csr = musb_readw(epio, MUSB_TXCSR);
2178                 csr &= ~(MUSB_TXCSR_AUTOSET
2179                         | MUSB_TXCSR_DMAENAB
2180                         | MUSB_TXCSR_H_RXSTALL
2181                         | MUSB_TXCSR_H_NAKTIMEOUT
2182                         | MUSB_TXCSR_H_ERROR
2183                         | MUSB_TXCSR_TXPKTRDY);
2184                 musb_writew(epio, MUSB_TXCSR, csr);
2185                 /* REVISIT may need to clear FLUSHFIFO ... */
2186                 musb_writew(epio, MUSB_TXCSR, csr);
2187                 /* flush cpu writebuffer */
2188                 csr = musb_readw(epio, MUSB_TXCSR);
2189         } else  {
2190                 musb_h_ep0_flush_fifo(ep);
2191         }
2192         if (status == 0)
2193                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2194         return status;
2197 static int musb_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status)
2199         struct musb             *musb = hcd_to_musb(hcd);
2200         struct musb_qh          *qh;
2201         unsigned long           flags;
2202         int                     is_in  = usb_pipein(urb->pipe);
2203         int                     ret;
2205         dev_dbg(musb->controller, "urb=%p, dev%d ep%d%s\n", urb,
2206                         usb_pipedevice(urb->pipe),
2207                         usb_pipeendpoint(urb->pipe),
2208                         is_in ? "in" : "out");
2210         spin_lock_irqsave(&musb->lock, flags);
2211         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2212         if (ret)
2213                 goto done;
2215         qh = urb->hcpriv;
2216         if (!qh)
2217                 goto done;
2219         /*
2220          * Any URB not actively programmed into endpoint hardware can be
2221          * immediately given back; that's any URB not at the head of an
2222          * endpoint queue, unless someday we get real DMA queues.  And even
2223          * if it's at the head, it might not be known to the hardware...
2224          *
2225          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2226          * has already been updated.  This is a synchronous abort; it'd be
2227          * OK to hold off until after some IRQ, though.
2228          *
2229          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2230          */
2231         if (!qh->is_ready
2232                         || urb->urb_list.prev != &qh->hep->urb_list
2233                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2234                 int     ready = qh->is_ready;
2236                 usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
2238                 qh->is_ready = 0;
2239                 spin_unlock(&musb->lock);
2240                 musb_giveback(musb, urb, 0);
2241                 spin_lock(&musb->lock);
2242                 qh->is_ready = ready;
2244                 /* If nothing else (usually musb_giveback) is using it
2245                  * and its URB list has emptied, recycle this qh.
2246                  */
2247                 if (ready && list_empty(&qh->hep->urb_list)) {
2248                         qh->hep->hcpriv = NULL;
2249                         list_del(&qh->ring);
2250                         kfree(qh);
2251                 }
2252         } else
2253                 ret = musb_cleanup_urb(urb, qh);
2254 done:
2255         spin_unlock_irqrestore(&musb->lock, flags);
2256         return ret;
2259 /* disable an endpoint */
2260 static void
2261 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2263         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2264         unsigned long           flags;
2265         struct musb             *musb = hcd_to_musb(hcd);
2266         struct musb_qh          *qh;
2267         struct urb              *urb;
2269         spin_lock_irqsave(&musb->lock, flags);
2271         qh = hep->hcpriv;
2272         if (qh == NULL)
2273                 goto exit;
2275         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2277         /* Kick the first URB off the hardware, if needed */
2278         qh->is_ready = 0;
2279         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2280                 urb = next_urb(qh);
2282                 /* make software (then hardware) stop ASAP */
2283                 if (!urb->unlinked)
2284                         urb->status = -ESHUTDOWN;
2286                 /* cleanup */
2287                 musb_cleanup_urb(urb, qh);
2289                 /* Then nuke all the others ... and advance the
2290                  * queue on hw_ep (e.g. bulk ring) when we're done.
2291                  */
2292                 while (!list_empty(&hep->urb_list)) {
2293                         urb = next_urb(qh);
2294                         urb->status = -ESHUTDOWN;
2295                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2296                 }
2297         } else {
2298                 /* Just empty the queue; the hardware is busy with
2299                  * other transfers, and since !qh->is_ready nothing
2300                  * will activate any of these as it advances.
2301                  */
2302                 while (!list_empty(&hep->urb_list)) {
2303                         urb = next_urb(qh);
2304                         usb_hcd_unlink_urb_from_ep(musb_to_hcd(musb), urb);
2305                         spin_unlock(&musb->lock);
2306                         musb_giveback(musb, urb, -ESHUTDOWN);
2307                         spin_lock(&musb->lock);
2308                 }
2310                 hep->hcpriv = NULL;
2311                 list_del(&qh->ring);
2312                 kfree(qh);
2313         }
2314 exit:
2315         spin_unlock_irqrestore(&musb->lock, flags);
2318 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2320         struct musb     *musb = hcd_to_musb(hcd);
2322         return musb_readw(musb->mregs, MUSB_FRAME);
2325 static int musb_h_start(struct usb_hcd *hcd)
2327         struct musb     *musb = hcd_to_musb(hcd);
2329         /* NOTE: musb_start() is called when the hub driver turns
2330          * on port power, or when (OTG) peripheral starts.
2331          */
2332         hcd->state = HC_STATE_RUNNING;
2333         musb->port1_status = 0;
2334         return 0;
2337 static void musb_h_stop(struct usb_hcd *hcd)
2339         musb_stop(hcd_to_musb(hcd));
2340         hcd->state = HC_STATE_HALT;
2343 static int musb_bus_suspend(struct usb_hcd *hcd)
2345         struct musb     *musb = hcd_to_musb(hcd);
2346         u8              devctl;
2348         if (!is_host_active(musb))
2349                 return 0;
2351         switch (musb->xceiv->state) {
2352         case OTG_STATE_A_SUSPEND:
2353                 return 0;
2354         case OTG_STATE_A_WAIT_VRISE:
2355                 /* ID could be grounded even if there's no device
2356                  * on the other end of the cable.  NOTE that the
2357                  * A_WAIT_VRISE timers are messy with MUSB...
2358                  */
2359                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2360                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2361                         musb->xceiv->state = OTG_STATE_A_WAIT_BCON;
2362                 break;
2363         default:
2364                 break;
2365         }
2367         if (musb->is_active) {
2368                 dev_dbg(musb->controller, "trying to suspend as %s while active\n",
2369                                 otg_state_string(musb->xceiv->state));
2370                 return -EBUSY;
2371         } else
2372                 return 0;
2375 static int musb_bus_resume(struct usb_hcd *hcd)
2377         /* resuming child port does the work */
2378         return 0;
2381 const struct hc_driver musb_hc_driver = {
2382         .description            = "musb-hcd",
2383         .product_desc           = "MUSB HDRC host driver",
2384         .hcd_priv_size          = sizeof(struct musb),
2385         .flags                  = HCD_USB2 | HCD_MEMORY,
2387         /* not using irq handler or reset hooks from usbcore, since
2388          * those must be shared with peripheral code for OTG configs
2389          */
2391         .start                  = musb_h_start,
2392         .stop                   = musb_h_stop,
2394         .get_frame_number       = musb_h_get_frame_number,
2396         .urb_enqueue            = musb_urb_enqueue,
2397         .urb_dequeue            = musb_urb_dequeue,
2398         .endpoint_disable       = musb_h_disable,
2400         .hub_status_data        = musb_hub_status_data,
2401         .hub_control            = musb_hub_control,
2402         .bus_suspend            = musb_bus_suspend,
2403         .bus_resume             = musb_bus_resume,
2404         /* .start_port_reset    = NULL, */
2405         /* .hub_irq_enable      = NULL, */
2406 };