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+
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+#define LPDDR4__DENALI_PI_56__PI_TDFI_CALVL_EN_MASK 0x0000FF00U
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+
+#define LPDDR4__DENALI_PI_57_READ_MASK 0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_59_READ_MASK 0xFFFF0301U
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+
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+
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+
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+
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+
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+
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+
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+
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+
+#define LPDDR4__DENALI_PI_64__PI_VREFLVL_DISABLE_DFS_MASK 0x00010000U
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+
+#define LPDDR4__DENALI_PI_64__PI_MC_DFS_PI_SET_VREF_ENABLE_MASK 0x01000000U
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+
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+
+#define LPDDR4__DENALI_PI_65__PI_WDQLVL_VREF_EN_MASK 0x00000100U
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+
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+
+#define LPDDR4__DENALI_PI_65__PI_WDQLVL_RESP_MASK_MASK 0x03000000U
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+
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+
+#define LPDDR4__DENALI_PI_66__PI_WDQLVL_CS_MAP_MASK 0x00000300U
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+
+#define LPDDR4__DENALI_PI_66__PI_WDQLVL_VREF_INITIAL_STEPSIZE_MASK 0x001F0000U
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+
+#define LPDDR4__DENALI_PI_66__PI_WDQLVL_VREF_NORMAL_STEPSIZE_MASK 0x1F000000U
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+
+#define LPDDR4__DENALI_PI_67_READ_MASK 0x01030001U
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+
+#define LPDDR4__DENALI_PI_67__PI_WDQLVL_REQ_MASK 0x00000100U
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+
+#define LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_SW_MASK 0x00030000U
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+#define LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_SW_WIDTH 2U
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+
+#define LPDDR4__DENALI_PI_67__PI_WDQLVL_CS_MASK 0x01000000U
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+
+#define LPDDR4__DENALI_PI_68_READ_MASK 0x000000FFU
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+#define LPDDR4__DENALI_PI_68__PI_TDFI_WDQLVL_EN_SHIFT 0U
+#define LPDDR4__DENALI_PI_68__PI_TDFI_WDQLVL_EN_WIDTH 8U
+#define LPDDR4__PI_TDFI_WDQLVL_EN__REG DENALI_PI_68
+#define LPDDR4__PI_TDFI_WDQLVL_EN__FLD LPDDR4__DENALI_PI_68__PI_TDFI_WDQLVL_EN
+
+#define LPDDR4__DENALI_PI_69_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_69_WRITE_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP_SHIFT 0U
+#define LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP_WIDTH 32U
+#define LPDDR4__PI_TDFI_WDQLVL_RESP__REG DENALI_PI_69
+#define LPDDR4__PI_TDFI_WDQLVL_RESP__FLD LPDDR4__DENALI_PI_69__PI_TDFI_WDQLVL_RESP
+
+#define LPDDR4__DENALI_PI_70_READ_MASK 0xFFFFFFFFU
+#define LPDDR4__DENALI_PI_70_WRITE_MASK 0xFFFFFFFFU
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+
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+
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+
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+
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+
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+
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+
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+
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+
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+
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+
+#define LPDDR4__DENALI_PI_75__PI_SWLVL_SM2_DM_NIBBLE_START_MASK 0x00010000U
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+
+#define LPDDR4__DENALI_PI_75__PI_WDQLVL_NIBBLE_MODE_MASK 0x01000000U
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+
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+
+#define LPDDR4__DENALI_PI_76__PI_DQS_OSC_PERIOD_EN_MASK 0x00000100U
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+
+#define LPDDR4__DENALI_PI_76__PI_WDQLVL_PDA_EN_MASK 0x00010000U
+#define LPDDR4__DENALI_PI_76__PI_WDQLVL_PDA_EN_SHIFT 16U
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+
+#define LPDDR4__DENALI_PI_76__PI_WDQLVL_PDA_VREF_TRAIN_MASK 0x01000000U
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+
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+
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+
+#define LPDDR4__DENALI_PI_77__PI_ROW_DIFF_MASK 0x00070000U
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+
+#define LPDDR4__DENALI_PI_77__PI_TCCD_MASK 0x1F000000U
+#define LPDDR4__DENALI_PI_77__PI_TCCD_SHIFT 24U
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+
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+
+#define LPDDR4__DENALI_PI_78__PI_RESERVED8_MASK 0x00000F00U
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+
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+
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+
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+
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+
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+
+#define LPDDR4__DENALI_PI_80__PI_RESERVED17_MASK 0x000F0000U
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+
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+#define LPDDR4__DENALI_PI_81__PI_RESERVED20_MASK 0x00000F00U
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+
+#define LPDDR4__DENALI_PI_97__PI_BIST_DATA_CHECK_MASK 0x00000100U
+#define LPDDR4__DENALI_PI_97__PI_BIST_DATA_CHECK_SHIFT 8U
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+
+#define LPDDR4__DENALI_PI_97__PI_BIST_ADDR_CHECK_MASK 0x00010000U
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+#define LPDDR4__PI_BIST_ADDR_CHECK__REG DENALI_PI_97
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+
+#define LPDDR4__DENALI_PI_98_READ_MASK 0xFFFFFFFFU
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+#define LPDDR4__DENALI_PI_98__PI_BIST_START_ADDRESS_0_SHIFT 0U
+#define LPDDR4__DENALI_PI_98__PI_BIST_START_ADDRESS_0_WIDTH 32U
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+
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+
+#define LPDDR4__DENALI_PI_126_READ_MASK 0x3FFFFFFFU
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+#define LPDDR4__DENALI_PI_127_READ_MASK 0x3FFFFFFFU
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+
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+
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+
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+
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+#define LPDDR4__DENALI_PI_144__PI_RESERVED30_MASK 0x01000000U
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+#define LPDDR4__DENALI_PI_163__PI_NOTCARE_MC_INIT_START_MASK 0x01000000U
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+
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+
+#define LPDDR4__DENALI_PI_165__PI_TVREF_F2_MASK 0xFFFF0000U
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+
+#define LPDDR4__DENALI_PI_166_READ_MASK 0x00FFFFFFU
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+
+#define LPDDR4__DENALI_PI_166__PI_TSDO_F1_MASK 0x0000FF00U
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+
+#define LPDDR4__DENALI_PI_166__PI_TSDO_F2_MASK 0x00FF0000U
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+
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+
+#define LPDDR4__DENALI_PI_184__PI_TODTL_2CMD_F1_MASK 0x00FF0000U
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